JPH02237153A - 揮発性半導体記憶装置 - Google Patents
揮発性半導体記憶装置Info
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- JPH02237153A JPH02237153A JP1056067A JP5606789A JPH02237153A JP H02237153 A JPH02237153 A JP H02237153A JP 1056067 A JP1056067 A JP 1056067A JP 5606789 A JP5606789 A JP 5606789A JP H02237153 A JPH02237153 A JP H02237153A
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- gate insulating
- transistors
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリ・セル部分を構成するトランジスタ及びそれ以外
の部分を構成するトランジスタがそれぞれ別個に最適化
された構造をもつ揮発性半導体記憶装置に関し、 極めて簡単な構成を採ることで、各種トランジスタを最
適化する為の大きな自由度を維持できるようにし、高集
積化されて各寸法仕様が限界に近づきつつある揮発性半
導体記憶装置を更に高性能化することを目的とし、 一個の転送トランジスタ及び一個の蓄積キャパシタから
なるメモリ・セルを配列して構成されてなるメモリ・セ
ル部分と、転送トランジスタ以外のトランジスタで構成
されてなるメモリ・セル以外の部分とからなり、前記転
送トランジスタのゲート絶縁膜が前記転送トランジスタ
以外のトランジスタのゲート絶縁膜に比較して厚く形成
されてなるよう構成する。
の部分を構成するトランジスタがそれぞれ別個に最適化
された構造をもつ揮発性半導体記憶装置に関し、 極めて簡単な構成を採ることで、各種トランジスタを最
適化する為の大きな自由度を維持できるようにし、高集
積化されて各寸法仕様が限界に近づきつつある揮発性半
導体記憶装置を更に高性能化することを目的とし、 一個の転送トランジスタ及び一個の蓄積キャパシタから
なるメモリ・セルを配列して構成されてなるメモリ・セ
ル部分と、転送トランジスタ以外のトランジスタで構成
されてなるメモリ・セル以外の部分とからなり、前記転
送トランジスタのゲート絶縁膜が前記転送トランジスタ
以外のトランジスタのゲート絶縁膜に比較して厚く形成
されてなるよう構成する。
本発明は、メモリ・セル部分を構成するトランジスタ及
びそれ以外の部分を構成するトランジスタがそれぞれ別
個に最適化された構造をもつ揮発性半導体記憶装置に関
する。
びそれ以外の部分を構成するトランジスタがそれぞれ別
個に最適化された構造をもつ揮発性半導体記憶装置に関
する。
現在、１個の転送トランジスタと１個の蓄積キャパシタ
とからなるメモリ・セルを有する揮発性半導体記憶装置
では、高集積化が著しく進行し、各種寸法仕様が縮小化
されて限界に近づきつつあり、特に、メモリ・セルに於
ける転送トランジスタのゲート長は最小寸法で設計され
る場合が多いので、ホット・キャリャの注入やゲート電
界に依るキャリャの捕獲が発生し易い旨の問題があり、
従って、これ等の問題を解消できるような構造の揮発性
半導体記憶装置の実現が望まれている。
とからなるメモリ・セルを有する揮発性半導体記憶装置
では、高集積化が著しく進行し、各種寸法仕様が縮小化
されて限界に近づきつつあり、特に、メモリ・セルに於
ける転送トランジスタのゲート長は最小寸法で設計され
る場合が多いので、ホット・キャリャの注入やゲート電
界に依るキャリャの捕獲が発生し易い旨の問題があり、
従って、これ等の問題を解消できるような構造の揮発性
半導体記憶装置の実現が望まれている。
従来、揮発性半導体記憶装置に於いて、Ｍｉｓ（ｍｅｔ
ａｌ ｊｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果トランジスタのゲート絶縁膜に於ける
膜厚は全領域で均一になるよう作られている． 〔発明が解決しようとする課題〕 通常、揮発性半導体記憶装置のメモリ・セル部分に於け
るトランジスタとメモリ・セル部分以外に於けるトラン
ジスタとではゲート長が異なり、また、場合に依っては
ゲート電極に印加される電圧が相違し、更にまた、場合
に依ってはソース及びドレインの構造が相違している。
ａｌ ｊｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果トランジスタのゲート絶縁膜に於ける
膜厚は全領域で均一になるよう作られている． 〔発明が解決しようとする課題〕 通常、揮発性半導体記憶装置のメモリ・セル部分に於け
るトランジスタとメモリ・セル部分以外に於けるトラン
ジスタとではゲート長が異なり、また、場合に依っては
ゲート電極に印加される電圧が相違し、更にまた、場合
に依ってはソース及びドレインの構造が相違している。
然しなから、それにも拘わらず、ゲート絶縁膜の厚さが
同一である為、 （ａｌ スイッチング・スピード （ｂ） 短チャネル効果 （Ｃｌ ゲート絶縁膜中にキャリャが捕獲されること
に依るトランジスタの寿命 などの点でメモリ・セル部分とそれ以外の部分とで最適
化することが困難である。
同一である為、 （ａｌ スイッチング・スピード （ｂ） 短チャネル効果 （Ｃｌ ゲート絶縁膜中にキャリャが捕獲されること
に依るトランジスタの寿命 などの点でメモリ・セル部分とそれ以外の部分とで最適
化することが困難である。
そこで、従来の揮発性半導体記憶装置に於いては、スイ
ッチング・スピードを重点的に採り上げて、ゲート絶縁
膜を薄くすることのみに腐心している。
ッチング・スピードを重点的に採り上げて、ゲート絶縁
膜を薄くすることのみに腐心している。
この結果、寿命の点からは、寧ろゲート絶縁膜を厚くし
た方が好ましい転送トランジスタに於いても、ゲート絶
縁膜を薄く形成することを余儀なくされている。
た方が好ましい転送トランジスタに於いても、ゲート絶
縁膜を薄く形成することを余儀なくされている。
このような自由度のなさに起因する不都合は、半導体記
憶装置の高集積化が進行するほど余裕がなくなる要素が
増加する為、顕著に現れることになる。
憶装置の高集積化が進行するほど余裕がなくなる要素が
増加する為、顕著に現れることになる。
本発明は、極めて箇単な構成を採ることで、各種トラン
ジスタを最適化する為の大きな自由度を維持できるよう
にし、高集積化されて各寸法仕様が限界に近づきつつあ
る揮発性半導体記憶装置を更に高性能化しようとする。
ジスタを最適化する為の大きな自由度を維持できるよう
にし、高集積化されて各寸法仕様が限界に近づきつつあ
る揮発性半導体記憶装置を更に高性能化しようとする。
第１図は本発明の原理を解説する為の揮発性半導体記憶
装置の要部切断側面図を表している。
装置の要部切断側面図を表している。
図に於いて、ＳＳは半導体基板、ＭＣはメモリ・セル部
分、ＰＣはメモリ・セル以外の部分、ＩＯ，は第一層目
のゲート絶縁膜、ＩＧ２は第二層目のゲート絶縁膜をそ
れぞれ示している。
分、ＰＣはメモリ・セル以外の部分、ＩＯ，は第一層目
のゲート絶縁膜、ＩＧ２は第二層目のゲート絶縁膜をそ
れぞれ示している。
図から明らかなように、本発明では、メモリ・セル部分
ＭＣに於けるトランジスタのゲート絶縁膜はメモリ・セ
ル以外の部分ＰＣに於けるトランジスタのゲート絶縁膜
に比較して厚く形成することが基本になっている。
ＭＣに於けるトランジスタのゲート絶縁膜はメモリ・セ
ル以外の部分ＰＣに於けるトランジスタのゲート絶縁膜
に比較して厚く形成することが基本になっている。
このように、メモリ・セル部分ＭＣに於けるトランジス
タのゲート絶縁膜の厚さとメモリ・セル以外の部分ＰＣ
に於けるトランジスタのゲート絶縁膜の厚さとを独立に
決定できることが揮発性半導体記憶装置に於ける各種ト
ランジスタをそれぞれ最適化する上で重要な因子になる
。
タのゲート絶縁膜の厚さとメモリ・セル以外の部分ＰＣ
に於けるトランジスタのゲート絶縁膜の厚さとを独立に
決定できることが揮発性半導体記憶装置に於ける各種ト
ランジスタをそれぞれ最適化する上で重要な因子になる
。
前記したところから、本発明に依る揮発性半導体記憶装
置に於いては、一個の転送トランジスタ及び一個の蓄積
キャパシタからなるメモリ・セルを配列して構成されて
なるメモリ・セル部分と、転送トランジスタ以外のトラ
ンジスタで構成されてなるメモリ・セル以外の部分とか
らなり、前記転送トランジスタのゲート絶縁膜（例えば
ゲート絶縁膜２及び３）が前記転送トランジスタ以外の
トランジスタのゲート絶縁膜（例えばゲート絶縁膜３）
に比較して厚く形成されている。
置に於いては、一個の転送トランジスタ及び一個の蓄積
キャパシタからなるメモリ・セルを配列して構成されて
なるメモリ・セル部分と、転送トランジスタ以外のトラ
ンジスタで構成されてなるメモリ・セル以外の部分とか
らなり、前記転送トランジスタのゲート絶縁膜（例えば
ゲート絶縁膜２及び３）が前記転送トランジスタ以外の
トランジスタのゲート絶縁膜（例えばゲート絶縁膜３）
に比較して厚く形成されている。
〔作用〕
前記手段を採ることに依り、メモリ・セル部分に形成さ
れる転送トランジスタでは、所定ゲート電圧を印加した
際、ゲート絶縁膜に加わる電界強度はメモリ・セル以外
の部分に形成されたトランジスタに比較すると小さく抑
えることができ、従って、例えば、内部昇圧に依って、
メモリ・セル部分に於ける転送トランジスタのゲート電
極に高い電圧が印加されるような場合であってもゲート
電流が流れ難くすることができる。
れる転送トランジスタでは、所定ゲート電圧を印加した
際、ゲート絶縁膜に加わる電界強度はメモリ・セル以外
の部分に形成されたトランジスタに比較すると小さく抑
えることができ、従って、例えば、内部昇圧に依って、
メモリ・セル部分に於ける転送トランジスタのゲート電
極に高い電圧が印加されるような場合であってもゲート
電流が流れ難くすることができる。
一般に、ゲート絶縁膜が薄いとチャネルの反転がゲート
電圧の変化に追従し易い為、トランジスタのスイッチン
グ・スピードは速《なることが知られていて、前記手段
を採った場合、メモリ・セル以外のトランジスタは高速
化され、メモリ・セルのトランジスタは遅くなる。尚、
通常、アクセス・スピードに大きく寄与するのはメモリ
・セル以外のトランジスタに於けるスイッチング・スピ
ードである。
電圧の変化に追従し易い為、トランジスタのスイッチン
グ・スピードは速《なることが知られていて、前記手段
を採った場合、メモリ・セル以外のトランジスタは高速
化され、メモリ・セルのトランジスタは遅くなる。尚、
通常、アクセス・スピードに大きく寄与するのはメモリ
・セル以外のトランジスタに於けるスイッチング・スピ
ードである。
また、同じくゲート絶縁膜が薄いとドレイン電流をゲー
ト電圧で制御し易い為、短チャネル効果の影響は少ない
ことが知られていて、前記手段を採った場合、メモリ・
セル以外のトランジスタでは短チャネル効果が小で且つ
メモリ・セルのトランジスタでは短チャネル効果が大で
ある。メモリ・セルのトランジスタはメモリ・セル以外
のトランジスタに比較し、ドレインに加わる電圧が小さ
いので、パンチ・スルー耐圧は低めで良いが、メモリ・
セルのトランジスタの方がゲート長は短いので、短チャ
ネル効果に依る闇値電圧Ｖいの変動は大きくなってしま
うのであるが、それついては必要に応じ、例えば、ＬＤ
Ｄ （Ｉ ｆｇｈｔ Ｉｙｄｏｐｅｄ ｄｒａｉｎ）
構造を採るなどして対処すれば良い。
ト電圧で制御し易い為、短チャネル効果の影響は少ない
ことが知られていて、前記手段を採った場合、メモリ・
セル以外のトランジスタでは短チャネル効果が小で且つ
メモリ・セルのトランジスタでは短チャネル効果が大で
ある。メモリ・セルのトランジスタはメモリ・セル以外
のトランジスタに比較し、ドレインに加わる電圧が小さ
いので、パンチ・スルー耐圧は低めで良いが、メモリ・
セルのトランジスタの方がゲート長は短いので、短チャ
ネル効果に依る闇値電圧Ｖいの変動は大きくなってしま
うのであるが、それついては必要に応じ、例えば、ＬＤ
Ｄ （Ｉ ｆｇｈｔ Ｉｙｄｏｐｅｄ ｄｒａｉｎ）
構造を採るなどして対処すれば良い。
更にまた、ゲート絶縁膜が厚いと電界強度が低くなる為
、キャリャの捕獲は少なくなることが知られていて、前
記手段を採った場合、メモリ・セル以外のトランジスタ
ではキャリャの捕獲が多く且つメモリ・セルのトランジ
スタではキャリャの捕獲は少ない。メモリ・セルのトラ
ンジスタに対しては、内部昇圧に依って貰いゲート電圧
が加わる場合があり、ゲート絶縁膜が同じであると電界
強度は大になる。
、キャリャの捕獲は少なくなることが知られていて、前
記手段を採った場合、メモリ・セル以外のトランジスタ
ではキャリャの捕獲が多く且つメモリ・セルのトランジ
スタではキャリャの捕獲は少ない。メモリ・セルのトラ
ンジスタに対しては、内部昇圧に依って貰いゲート電圧
が加わる場合があり、ゲート絶縁膜が同じであると電界
強度は大になる。
第２図は本発明一実施例の要部切断側面図を表している
． 図に於いて、１はシリコン半導体基板、２は二酸化シリ
コン（ＳｉＯｚ）からなる第一層目ゲート絶縁膜、３は
Ｓｉ０２からなる第二層目ゲート絶縁膜、４Ａはメモリ
・セル部分に於けるトランジスタ（以下、転送トランジ
スタとする）の多結晶シリコン或いは多結晶シリコン＋
高融点金属シリサイドからなるゲート電極、４Ｂはメモ
リ・セル以外の部分に於けるトランジスタ（以下、その
他のトランジスタとする）の多結晶シリコン或いは多結
晶シリコン→一高融点金属シリサイドからなるゲート電
極、５Ｓは転送トランジスタに於ける低不純物濃度ソー
ス領域、５Ｄは同じくドレイン領域、６Ｓはその他のト
ランジスタに於ける低不純物濃度ソース領域、６Ｄは同
じくドレイン領域、７はＳ ｉ Ｏ ２からなるスベー
サ用側壁膜、８Ｓは転送トランジスタに於ける高不純物
濃度ソース領域、８Ｄは同じくドレイン領域、９Ｓはそ
の他のトランジスタに於ける高不純物濃度ソース領域、
９Ｄは同じくドレイン領域、１０はＳ ｉ Ｏ ２から
なる層間絶縁膜、１１は多結晶シリコンからなる蓄積キ
ャパシタ電極、１２はＳｉ○２或いは５ｉ３Ｎ４からな
る蓄積キャパシタ誘電体膜、１３は多結晶シリコンから
なる蓄積キャパシタ共通電極（セル・プレート）、１４
はＳ ｔ Ｏ ２及びＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる眉間絶縁膜、１５Ｂ
は転送トランジスタのソース領域と結合されたビット線
、１５３はその他のトランジスタに於けるソース電極、
１５Ｄは同じくドレイン電極をそれぞれ示している。
． 図に於いて、１はシリコン半導体基板、２は二酸化シリ
コン（ＳｉＯｚ）からなる第一層目ゲート絶縁膜、３は
Ｓｉ０２からなる第二層目ゲート絶縁膜、４Ａはメモリ
・セル部分に於けるトランジスタ（以下、転送トランジ
スタとする）の多結晶シリコン或いは多結晶シリコン＋
高融点金属シリサイドからなるゲート電極、４Ｂはメモ
リ・セル以外の部分に於けるトランジスタ（以下、その
他のトランジスタとする）の多結晶シリコン或いは多結
晶シリコン→一高融点金属シリサイドからなるゲート電
極、５Ｓは転送トランジスタに於ける低不純物濃度ソー
ス領域、５Ｄは同じくドレイン領域、６Ｓはその他のト
ランジスタに於ける低不純物濃度ソース領域、６Ｄは同
じくドレイン領域、７はＳ ｉ Ｏ ２からなるスベー
サ用側壁膜、８Ｓは転送トランジスタに於ける高不純物
濃度ソース領域、８Ｄは同じくドレイン領域、９Ｓはそ
の他のトランジスタに於ける高不純物濃度ソース領域、
９Ｄは同じくドレイン領域、１０はＳ ｉ Ｏ ２から
なる層間絶縁膜、１１は多結晶シリコンからなる蓄積キ
ャパシタ電極、１２はＳｉ○２或いは５ｉ３Ｎ４からな
る蓄積キャパシタ誘電体膜、１３は多結晶シリコンから
なる蓄積キャパシタ共通電極（セル・プレート）、１４
はＳ ｔ Ｏ ２及びＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる眉間絶縁膜、１５Ｂ
は転送トランジスタのソース領域と結合されたビット線
、１５３はその他のトランジスタに於けるソース電極、
１５Ｄは同じくドレイン電極をそれぞれ示している。
本実施例に於いては、転送トランジスタのゲー・ト絶縁
膜は第一屡目のゲート絶縁膜２及び第二層目のゲート絶
縁膜３の二層で構成されて厚くなっていて、その他のト
ランジスタのゲート絶縁膜は第二層目のゲート絶縁膜３
のみで構成されているから薄い。
膜は第一屡目のゲート絶縁膜２及び第二層目のゲート絶
縁膜３の二層で構成されて厚くなっていて、その他のト
ランジスタのゲート絶縁膜は第二層目のゲート絶縁膜３
のみで構成されているから薄い。
第２図に見られる実施例を製造する場合について説明す
る。
る。
（１） イオン注入法を適用することに依るチャネル
・カットＳＭ域（図示せず）の形成、窒化シリコン（Ｓ
ｉ３Ｎ４）膜等を耐酸化マスクとする選択的熱酸化法、
例えばロコス（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ
ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用するこ
とに依るＳ ｊ ０ ２からなる素子間分離絶縁膜（図
示せず）の形成、イオン注入法を適用することに依るチ
ャネル・ドーピングなどを行う。
・カットＳＭ域（図示せず）の形成、窒化シリコン（Ｓ
ｉ３Ｎ４）膜等を耐酸化マスクとする選択的熱酸化法、
例えばロコス（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ
ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用するこ
とに依るＳ ｊ ０ ２からなる素子間分離絶縁膜（図
示せず）の形成、イオン注入法を適用することに依るチ
ャネル・ドーピングなどを行う。
（２）前記耐酸化マスクとして用いたＳ ｉ ３ Ｎ
４膜の除去、その他ゲート絶縁膜形成の為の前処理を行
ってから、熱酸化法を適用することに依り、Ｓｉ０２か
らなる厚さ例えば２００゜乃至３００〔人〕程度の第一
層目ゲート絶縁膜２を形成する。
４膜の除去、その他ゲート絶縁膜形成の為の前処理を行
ってから、熱酸化法を適用することに依り、Ｓｉ０２か
らなる厚さ例えば２００゜乃至３００〔人〕程度の第一
層目ゲート絶縁膜２を形成する。
このゲート絶縁膜２は、転送トランジスタとその他のト
ランジスタとで最終的に必要とされるゲート絶縁膜の膜
厚の差及び後の各種前処理などで膜減りする厚さを見込
んだ値の厚さを加算して、若干厚く形成する必要がある
。
ランジスタとで最終的に必要とされるゲート絶縁膜の膜
厚の差及び後の各種前処理などで膜減りする厚さを見込
んだ値の厚さを加算して、若干厚く形成する必要がある
。
（３）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、メモリ・セル部分
、即ち、転送トランジスタの部分のみにフォト・レジス
ト膜が残るように現像する。
ト・プロセスを適用することに依り、メモリ・セル部分
、即ち、転送トランジスタの部分のみにフォト・レジス
ト膜が残るように現像する。
（４）前記フォト・レジスト膜をマスクとし第一層目ゲ
ート絶縁膜２の選択的エッチングを行ってメモリ・セル
以外の部分、即ち、その他のトランジスタの部分に於け
る第一層目ゲート絶縁膜２を除去する。
ート絶縁膜２の選択的エッチングを行ってメモリ・セル
以外の部分、即ち、その他のトランジスタの部分に於け
る第一層目ゲート絶縁膜２を除去する。
（５）前記フォト・レジスト膜を除去してから、ゲート
絶縁膜形成の為の前処理を行ってから、熱酸化法を適用
することに依り、Ｓｉｏ２からなる厚さ例えば２００〔
人〕程度の第二層目ゲート絶縁膜３を形成する。
絶縁膜形成の為の前処理を行ってから、熱酸化法を適用
することに依り、Ｓｉｏ２からなる厚さ例えば２００〔
人〕程度の第二層目ゲート絶縁膜３を形成する。
このゲート絶縁膜３は、その他のトランジスタに必要と
されるゲート絶縁膜の膜厚そのものであり、また、ゲー
ト絶縁膜２及び３を加えた厚さは転送トランジスタに好
適とされるゲート絶縁膜の厚さになることは云うまでも
ない。
されるゲート絶縁膜の膜厚そのものであり、また、ゲー
ト絶縁膜２及び３を加えた厚さは転送トランジスタに好
適とされるゲート絶縁膜の厚さになることは云うまでも
ない。
比較的低温で熱酸化、例えば９５０（’Ｃ）のＨＣ１酸
化を行った場合、従来技術と同様の約１１００（’Ｃ）
程度の高温アニールを施す必要がある。
化を行った場合、従来技術と同様の約１１００（’Ｃ）
程度の高温アニールを施す必要がある。
（６）例えば化学気相堆ｌ（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｆｏｎ：ＣＶＤ）法を適用す
ることに依り、厚さが例えば２０００乃至３０００ （
人〕程度である多結晶シリコン膜を成長させて、これを
通常のフォト・リソグラフィ技術を適用することに依っ
てバターニングし、転送トランジスタに於けるゲート電
極４Ａ及びその他のトランジスタに於けるゲート電極４
Ｂを形成する。尚、ゲート電極４Ａ及び４Ｂなどの材料
には、必要に応じポリサイドなどを採用して良い。
ｐｏｒ ｄｅｐｏｓｉｔｆｏｎ：ＣＶＤ）法を適用す
ることに依り、厚さが例えば２０００乃至３０００ （
人〕程度である多結晶シリコン膜を成長させて、これを
通常のフォト・リソグラフィ技術を適用することに依っ
てバターニングし、転送トランジスタに於けるゲート電
極４Ａ及びその他のトランジスタに於けるゲート電極４
Ｂを形成する。尚、ゲート電極４Ａ及び４Ｂなどの材料
には、必要に応じポリサイドなどを採用して良い。
（７）適当なマスクを形成してから、例えばイオン注入
法を適用することに依り、例えばＡｓイオンの打ち込み
を行って転送トランジスタに於ける低不純物濃度ソース
領域５Ｓ及び同じくドレイン領域５Ｄを形成する。
法を適用することに依り、例えばＡｓイオンの打ち込み
を行って転送トランジスタに於ける低不純物濃度ソース
領域５Ｓ及び同じくドレイン領域５Ｄを形成する。
本実施例に於いては、ドーズ量を例えば１×１ ０１（
Ｃ！ｌ−”） 、打ち込みエネルギを例えば７０（
ＫｅＶ）として良い。
Ｃ！ｌ−”） 、打ち込みエネルギを例えば７０（
ＫｅＶ）として良い。
（８）同じく、適当なマスクを形成してから、イオン注
入法を適用することに依り、例えばＰイオンの打ち込み
を行ってその他のトランジスタに於ける低不純物濃度ド
レイン領域６Ｓ及び同じくドレイン領域６Ｄを形成する
。
入法を適用することに依り、例えばＰイオンの打ち込み
を行ってその他のトランジスタに於ける低不純物濃度ド
レイン領域６Ｓ及び同じくドレイン領域６Ｄを形成する
。
本実施例に於いては、ドーズ量を例えば工×１ ０′３
［ ａｍ−”） 、打ち込みエネルギを例えば５０（
ＫｅＶ）として良い。
［ ａｍ−”） 、打ち込みエネルギを例えば５０（
ＫｅＶ）として良い。
＋９）ＣＶＤ法を適用することに依り、厚さ例えば３０
００乃至４０００ （人〕程度のＳｉ０２膜を形成して
から、通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス並びにエッチング・ガスをＣＦ．系とする
反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｔｏ
ｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
り、前記Ｓｉ０２膜の異方性エッチングを行ってスベー
サ用側壁膜７を残して他を除去する。
００乃至４０００ （人〕程度のＳｉ０２膜を形成して
から、通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス並びにエッチング・ガスをＣＦ．系とする
反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｔｏ
ｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
り、前記Ｓｉ０２膜の異方性エッチングを行ってスベー
サ用側壁膜７を残して他を除去する。
（１０１ 適当なマスクを形成してから、例えばイオ
ン注入法を適用することに依り、Ａｓイオンの打ち込み
を行って高不純物濃度ソース領域８Ｓ，９Ｓ及び同じく
ドレイン領域８Ｄ．９Ｄを形成する。
ン注入法を適用することに依り、Ａｓイオンの打ち込み
を行って高不純物濃度ソース領域８Ｓ，９Ｓ及び同じく
ドレイン領域８Ｄ．９Ｄを形成する。
本実施例に於いては、ドーズ量を例えば１×１ ０”
（ ｃｍ−”） 、打ち込みエネルギを例えば７０（
ＫｅＶ）として良い。
（ ｃｍ−”） 、打ち込みエネルギを例えば７０（
ＫｅＶ）として良い。
αυ ＣＶＤ法を適用することに依り、厚さ例えば１０
００乃至２０００ （人〕程度のＳ ｉ０２からなる眉
間絶縁膜ｌＯを形成する。
００乃至２０００ （人〕程度のＳ ｉ０２からなる眉
間絶縁膜ｌＯを形成する。
（＋２＋ 通常のフォト・リソグラフィ技術に於ける
レジスト・プロセス並びにエッチング・ガスをＣＦ４系
とするＲＩＥ法を適用することに依り、蓄積キャパシタ
形成予定部分に於ける層間絶縁膜１０、第二層目ゲート
絶縁膜３、第一層目ゲート絶縁膜２の選択的エッチング
を行って電極コンタクト窓を形成し、その窓内にシリコ
ン半導体基板１の一部を表出させる。
レジスト・プロセス並びにエッチング・ガスをＣＦ４系
とするＲＩＥ法を適用することに依り、蓄積キャパシタ
形成予定部分に於ける層間絶縁膜１０、第二層目ゲート
絶縁膜３、第一層目ゲート絶縁膜２の選択的エッチング
を行って電極コンタクト窓を形成し、その窓内にシリコ
ン半導体基板１の一部を表出させる。
αＪ ＣＶＤ法を適用することに依り、厚さ例えば３０
００ （人〕程度のｎ型不純物含有多結晶シリコン膜を
形成し、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びエッチング・ガスを例えばＣＣＩ４
系とするＲＩＥ法を適用することに依り、該ｎ型不純物
含有多結晶シリコン膜のパターニングを行って蓄積キャ
パシタ電極１１を形成する。尚、この蓄積キャパシタ共
通電極１１は、先に多結晶シリコン膜を形成し、後にｎ
型不純物の導入を行うようにしても良い。
００ （人〕程度のｎ型不純物含有多結晶シリコン膜を
形成し、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びエッチング・ガスを例えばＣＣＩ４
系とするＲＩＥ法を適用することに依り、該ｎ型不純物
含有多結晶シリコン膜のパターニングを行って蓄積キャ
パシタ電極１１を形成する。尚、この蓄積キャパシタ共
通電極１１は、先に多結晶シリコン膜を形成し、後にｎ
型不純物の導入を行うようにしても良い。
α０ 熱酸化法を適用することに依り、蓄積キャパシタ
電極１１の表面にｓｉ０２からなる厚さ例えば１００〔
入〕程度の蓄積キャパシタ誘電体膜１２を形成する。尚
、この蓄積キャパシタ誘電体膜１２の材料は、例えばＣ
ＶＤ法で形成したＳ ｉ ３ Ｎ ４膜に代替すること
ができる。
電極１１の表面にｓｉ０２からなる厚さ例えば１００〔
入〕程度の蓄積キャパシタ誘電体膜１２を形成する。尚
、この蓄積キャパシタ誘電体膜１２の材料は、例えばＣ
ＶＤ法で形成したＳ ｉ ３ Ｎ ４膜に代替すること
ができる。
ＱＳｌＣＶＤ法を適用することに依り、厚さ例えば２０
００ （人〕程度のｎ型不純物含有多結晶シリコン膜を
形成し、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びエッチング・ガスを例えばＳＦ．系
とするＲＩＥ法を適用することに依り、該ｎ型不純物含
有多結晶シリコン膜のパターニングを行って蓄積キャバ
シタ共通電極（セル・プレート）１３を形成する。尚、
この蓄積キャパシタ共通電極１３は、先に多結晶シリコ
ン膜を形成し、後にｎ型不純物の導入を行うようにして
も良い。
００ （人〕程度のｎ型不純物含有多結晶シリコン膜を
形成し、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びエッチング・ガスを例えばＳＦ．系
とするＲＩＥ法を適用することに依り、該ｎ型不純物含
有多結晶シリコン膜のパターニングを行って蓄積キャバ
シタ共通電極（セル・プレート）１３を形成する。尚、
この蓄積キャパシタ共通電極１３は、先に多結晶シリコ
ン膜を形成し、後にｎ型不純物の導入を行うようにして
も良い。
０Ｑ ＣＶＤ法を適用することに依り、厚さ例えば５０
００乃至１００００ （人〕程度であるＳｔＯ２及びＰ
ＳＧからなる眉間絶縁膜工４を形成する。
００乃至１００００ （人〕程度であるＳｔＯ２及びＰ
ＳＧからなる眉間絶縁膜工４を形成する。
０η 通常のフォト・リソグラフィ技術を適用すること
に依り、層間絶縁膜ｌ４及び１０、第二層目ゲート絶縁
膜３及び第一層目ゲート絶縁膜２の選択的エソチングを
行って諸電極コンタクト窓を形成する。
に依り、層間絶縁膜ｌ４及び１０、第二層目ゲート絶縁
膜３及び第一層目ゲート絶縁膜２の選択的エソチングを
行って諸電極コンタクト窓を形成する。
０の 真空蒸着法及びエッチング・ガスを塩素系とする
ＲＩＥ法を適用することに依り、アルミニウム（Ａｆｆ
）からなるビット線１５Ｂ、その他のトランジスタに於
けるソース電極１５Ｓ，同じくドレイン電極１５Ｄ等を
形成する。
ＲＩＥ法を適用することに依り、アルミニウム（Ａｆｆ
）からなるビット線１５Ｂ、その他のトランジスタに於
けるソース電極１５Ｓ，同じくドレイン電極１５Ｄ等を
形成する。
前記のようにして製造された蓮発性半導体記ｔａ装置で
は、高集積化する為、メモリ・セル部分に於ける転送ト
ランジスタは最小の寸法仕様で作られ、従って、その高
集積化の面からの制約に依って、例えばＡｓイオンに依
るＬＤＤ構造を採ることもある．また、メモリ・セル以
外の部分に於けるその他のトランジスタでは、スイッチ
ング・スピードの面から要求される程度のゲート長とし
、ゲート絶縁膜中ヘのホット・キャリャなどの捕獲を抑
制できるようにＰイオンに依るＬＤＤ構造を採っている
。
は、高集積化する為、メモリ・セル部分に於ける転送ト
ランジスタは最小の寸法仕様で作られ、従って、その高
集積化の面からの制約に依って、例えばＡｓイオンに依
るＬＤＤ構造を採ることもある．また、メモリ・セル以
外の部分に於けるその他のトランジスタでは、スイッチ
ング・スピードの面から要求される程度のゲート長とし
、ゲート絶縁膜中ヘのホット・キャリャなどの捕獲を抑
制できるようにＰイオンに依るＬＤＤ構造を採っている
。
本発明に依る揮発性半導体記憶装置の電源として内部昇
圧方式を採った場合の動作について説明する。
圧方式を採った場合の動作について説明する。
一般に、書き込み電圧の効率を向上する為、ワード線の
印加電圧を昇圧すると、メモリ・セル部分に於ける転送
トランジスタのゲート電極４Ａには比較的高い電圧が印
加されることになり、通常であれば、ゲート絶縁膜に加
わる電界強度が大きくなって、そこにキャリャが捕獲さ
れ易くなり、ジャンクション・ブレーク・ダウンの原因
になって、トランジスタの寿命を短くするのであるが、
前記本発明の揮発性半導体記憶装置では、メモリ・セル
部分に於ける転送トランジスタのゲート絶縁膜が厚いか
ら、そのような問題は起きない。尚、ゲート絶縁膜を厚
くしてはあるが、それは短チャネル効果やスイッチング
・スピードを勘案して適宜に選択されるものであること
は云うまでもない。
印加電圧を昇圧すると、メモリ・セル部分に於ける転送
トランジスタのゲート電極４Ａには比較的高い電圧が印
加されることになり、通常であれば、ゲート絶縁膜に加
わる電界強度が大きくなって、そこにキャリャが捕獲さ
れ易くなり、ジャンクション・ブレーク・ダウンの原因
になって、トランジスタの寿命を短くするのであるが、
前記本発明の揮発性半導体記憶装置では、メモリ・セル
部分に於ける転送トランジスタのゲート絶縁膜が厚いか
ら、そのような問題は起きない。尚、ゲート絶縁膜を厚
くしてはあるが、それは短チャネル効果やスイッチング
・スピードを勘案して適宜に選択されるものであること
は云うまでもない。
また、メモリ・セル以外の部分に於けるその他のトラン
ジスタでは、Ｐイオンを用いたＬＤＤ構造を採っている
ことからホット・キャリャ耐性は良好であり、また、ゲ
ート電極４Ｂには高い電圧は加わらないことから、ゲー
ト絶縁膜４Ｂは薄くしてあり、従って、短チャネル効果
に対する耐性は大きく、速いスイッチング・スピードを
維持できる。
ジスタでは、Ｐイオンを用いたＬＤＤ構造を採っている
ことからホット・キャリャ耐性は良好であり、また、ゲ
ート電極４Ｂには高い電圧は加わらないことから、ゲー
ト絶縁膜４Ｂは薄くしてあり、従って、短チャネル効果
に対する耐性は大きく、速いスイッチング・スピードを
維持できる。
本発明に依る揮発性半導体記憶装置に於いては、一個の
転送トランジスタ及び一個の蓄積キャパシタからなるメ
モリ・セルを配列して構成されてなるメモリ・セル部分
と、転送トランジスタ以外のトランジスタで構成されて
なるメモリ・セル以外の部分とからなり、前記転送トラ
ンジスタのゲート絶縁膜が前記転送トランジスタ以外の
トランジスタのゲート絶縁膜に比較して厚く形成されて
いる。
転送トランジスタ及び一個の蓄積キャパシタからなるメ
モリ・セルを配列して構成されてなるメモリ・セル部分
と、転送トランジスタ以外のトランジスタで構成されて
なるメモリ・セル以外の部分とからなり、前記転送トラ
ンジスタのゲート絶縁膜が前記転送トランジスタ以外の
トランジスタのゲート絶縁膜に比較して厚く形成されて
いる。
前記構成を採ることに依り、転送トランジスタに於ける
ゲート絶縁膜及びメモリ・セル以外の部分に於けるトラ
ンジスタに於けるゲート絶縁膜は、その膜厚を各々独立
に決定でき、従って、スイッチング・スピードの向上、
短チャネル効果の解消、ゲート絶縁膜がキャリャを捕獲
することに起因するメモリ・セルの寿命短縮などの諸問
題に対処できるように最適化することが可能になり、こ
れ等の問題を解決することが更なる高集積化に結び付い
ている．
ゲート絶縁膜及びメモリ・セル以外の部分に於けるトラ
ンジスタに於けるゲート絶縁膜は、その膜厚を各々独立
に決定でき、従って、スイッチング・スピードの向上、
短チャネル効果の解消、ゲート絶縁膜がキャリャを捕獲
することに起因するメモリ・セルの寿命短縮などの諸問
題に対処できるように最適化することが可能になり、こ
れ等の問題を解決することが更なる高集積化に結び付い
ている．
第１図は本発明の原理を解説する為の揮発性半導体記憶
装置の要部切断側面図、第２図は本発明一実施例の要部
切断側面図をそれぞれ表している。 図に於いて、ＳＳは半導体基板、ＭＣはメモリ・セル部
分、ＰＣはメモリ・セル以外の部分、■Ｇ，は第一層目
のゲート絶縁膜、ＩＧｚは第二層目のゲート絶縁膜、１
はシリコン半導体基板、２はＳ ｉ Ｏ ２からなる第
一層目ゲート絶縁膜、３はＳ ｉ０２からなる第二層目
ゲート絶縁膜、４Ａはメモリ・セル部分に於けるトラン
ジスタ（以下、転送トランジスタとする）の多結晶シリ
コン或いは多結晶シリコン＋高融点金属シリサイドから
なるゲート電極、４Ｂはメモリ・セル以外の部分に於け
るトランジスタ（以下、その他のトランジスタとする）
の多結晶シリコン或いは多結晶シリコン＋高融点金属シ
リサイドからなるゲート電極、５Ｓは転送トランジスタ
に於ける低不純物濃度ソース領域、５Ｄは同じくドレイ
ン領域、６Ｓはその他のトランジスタに於ける低不純物
濃度ソース領域、６Ｄは同じくドレイン領域、７はＳ＋
０２からなるスベーサ用側壁膜、８Ｓは転送トランジス
タに於ける高不純物濃度ソース領域、８Ｄは同じくドレ
イン領域、９Ｓはその他のトランジスタに於ける高不純
物濃度ソース領域、９Ｄは同じくドレイン領域、１０は
ＳＩＯ２からなる眉間絶縁膜、ｌ１は多結晶シリコンか
らなる蓄積キャパシタ電極、１２はＳｉ０２或いはＳ
ｉ ３ Ｎ ４からなる蓄積キャパシタ誘電体膜、１３
は多結晶シリコンからなる蓄積キャパシタ共通電極、１
４はＳｉＯｚ及びＰＳＧからなる眉間絶縁膜、１５Ｂは
転送１・ランジスタのソース領域と結合されたビット線
、ｌ５Ｓはその他のトランジスタに於けるソース電掻、
１５Ｄは同じくドレイン電極をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 柏 谷 昭 司 代理人弁理士 渡 邊 弘 一
装置の要部切断側面図、第２図は本発明一実施例の要部
切断側面図をそれぞれ表している。 図に於いて、ＳＳは半導体基板、ＭＣはメモリ・セル部
分、ＰＣはメモリ・セル以外の部分、■Ｇ，は第一層目
のゲート絶縁膜、ＩＧｚは第二層目のゲート絶縁膜、１
はシリコン半導体基板、２はＳ ｉ Ｏ ２からなる第
一層目ゲート絶縁膜、３はＳ ｉ０２からなる第二層目
ゲート絶縁膜、４Ａはメモリ・セル部分に於けるトラン
ジスタ（以下、転送トランジスタとする）の多結晶シリ
コン或いは多結晶シリコン＋高融点金属シリサイドから
なるゲート電極、４Ｂはメモリ・セル以外の部分に於け
るトランジスタ（以下、その他のトランジスタとする）
の多結晶シリコン或いは多結晶シリコン＋高融点金属シ
リサイドからなるゲート電極、５Ｓは転送トランジスタ
に於ける低不純物濃度ソース領域、５Ｄは同じくドレイ
ン領域、６Ｓはその他のトランジスタに於ける低不純物
濃度ソース領域、６Ｄは同じくドレイン領域、７はＳ＋
０２からなるスベーサ用側壁膜、８Ｓは転送トランジス
タに於ける高不純物濃度ソース領域、８Ｄは同じくドレ
イン領域、９Ｓはその他のトランジスタに於ける高不純
物濃度ソース領域、９Ｄは同じくドレイン領域、１０は
ＳＩＯ２からなる眉間絶縁膜、ｌ１は多結晶シリコンか
らなる蓄積キャパシタ電極、１２はＳｉ０２或いはＳ
ｉ ３ Ｎ ４からなる蓄積キャパシタ誘電体膜、１３
は多結晶シリコンからなる蓄積キャパシタ共通電極、１
４はＳｉＯｚ及びＰＳＧからなる眉間絶縁膜、１５Ｂは
転送１・ランジスタのソース領域と結合されたビット線
、ｌ５Ｓはその他のトランジスタに於けるソース電掻、
１５Ｄは同じくドレイン電極をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 柏 谷 昭 司 代理人弁理士 渡 邊 弘 一
Claims (1)
- 【特許請求の範囲】 一個の転送トランジスタ及び一個の蓄積キャパシタから
なるメモリ・セルを配列して構成されてなるメモリ・セ
ル部分と、 転送トランジスタ以外のトランジスタで構成されてなる
メモリ・セル以外の部分と からなり、 前記転送トランジスタのゲート絶縁膜が前記転送トラン
ジスタ以外のトランジスタのゲート絶縁膜に比較して厚
く形成されてなること を特徴とする揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056067A JPH02237153A (ja) | 1989-03-10 | 1989-03-10 | 揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056067A JPH02237153A (ja) | 1989-03-10 | 1989-03-10 | 揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237153A true JPH02237153A (ja) | 1990-09-19 |
Family
ID=13016738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056067A Pending JPH02237153A (ja) | 1989-03-10 | 1989-03-10 | 揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04165670A (ja) * | 1990-10-30 | 1992-06-11 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| KR19990008496A (ko) * | 1997-07-01 | 1999-02-05 | 윤종용 | 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583251A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Method of fabricating semiconductor device |
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0221653A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-03-10 JP JP1056067A patent/JPH02237153A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583251A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Method of fabricating semiconductor device |
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0221653A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04165670A (ja) * | 1990-10-30 | 1992-06-11 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| KR19990008496A (ko) * | 1997-07-01 | 1999-02-05 | 윤종용 | 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법 |
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