JPH0425913A - クロック出力回路 - Google Patents
クロック出力回路Info
- Publication number
- JPH0425913A JPH0425913A JP2130934A JP13093490A JPH0425913A JP H0425913 A JPH0425913 A JP H0425913A JP 2130934 A JP2130934 A JP 2130934A JP 13093490 A JP13093490 A JP 13093490A JP H0425913 A JPH0425913 A JP H0425913A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- buffer circuit
- output terminal
- clock signal
- clock output
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック出力回路に関し、特にＩＣ基板内部の
回路動作とＩＣ基板外部の回路動作との同期を取る為に
設けられるＩＣで構成されたクロック出力回路に関する
。
回路動作とＩＣ基板外部の回路動作との同期を取る為に
設けられるＩＣで構成されたクロック出力回路に関する
。
次に、従来のクロック出力回路について図面を参照して
説明する。
説明する。
第３図は従来のクロック出力回路の一例を示す回路図で
ある。
ある。
第３図において、従来のクロック出力回路はクロック入
力端子１をバッファ回路２の入力と、バッファ回路４の
入力に接続し、バッファ回路２の出力を外部クロック出
力端子３に、バッファ回路４の出力を内部クロック出力
端子５に接続して構成し、バッファ回路２，４はそれぞ
れはＩＣで構成され、且つ同一基板内に実装されていた
。
力端子１をバッファ回路２の入力と、バッファ回路４の
入力に接続し、バッファ回路２の出力を外部クロック出
力端子３に、バッファ回路４の出力を内部クロック出力
端子５に接続して構成し、バッファ回路２，４はそれぞ
れはＩＣで構成され、且つ同一基板内に実装されていた
。
ここで、クロック入力端子１にクロック信号が印加され
ると、ＩＣ基板外部へはバッファ回路２と外部クロック
出力端子３を経てクロック信号が出力される。一方、Ｉ
Ｃ基板内部のクロック信号はバッファ回Ｎ４及び内部ク
ロック出力端子５を経て外部に出力されるクロック信号
とは全く独尤に供給される６ 〔発明が解決しようとする課題〕 上述した従来のクロック出力回路では、第３四に示すよ
うに外部クロック出力端子３に接続される負荷容量が変
化し５クロツク入力端子１に入丈するクロック信号に対
する外部クロック出力端９３におけるクロック信号の遅
延が変化した場合、内部クロック出力端子５におけるク
ロック信号Ｃ遅延は変化しないため、外部クロック出力
端子３に接続される負荷容量によってＩＣ基板内の内側
クロック信号と外部に出力されるクロック信号ｍにスキ
ューが発生し、ＩＣ基板内部の回路動作と１、 Ｃ基板
外部の回路動作との同期が正常にとれなくなるという欠
点がある。
ると、ＩＣ基板外部へはバッファ回路２と外部クロック
出力端子３を経てクロック信号が出力される。一方、Ｉ
Ｃ基板内部のクロック信号はバッファ回Ｎ４及び内部ク
ロック出力端子５を経て外部に出力されるクロック信号
とは全く独尤に供給される６ 〔発明が解決しようとする課題〕 上述した従来のクロック出力回路では、第３四に示すよ
うに外部クロック出力端子３に接続される負荷容量が変
化し５クロツク入力端子１に入丈するクロック信号に対
する外部クロック出力端９３におけるクロック信号の遅
延が変化した場合、内部クロック出力端子５におけるク
ロック信号Ｃ遅延は変化しないため、外部クロック出力
端子３に接続される負荷容量によってＩＣ基板内の内側
クロック信号と外部に出力されるクロック信号ｍにスキ
ューが発生し、ＩＣ基板内部の回路動作と１、 Ｃ基板
外部の回路動作との同期が正常にとれなくなるという欠
点がある。
本発明のクロック出力回路は、ＩＣで構成された第１及
び第２のバッファ回路を同一ＩＣ基板内に実装し、前記
ＩＣ基板内からのクロック信号を受信するクロック信号
入力端子を前記第１のバッファ回路の入力に接続し、前
記第１のバッファ回路の出力を前記ＩＣ基板外へクロッ
ク信号を出力する外部クロック出力端子と前記第２のバ
ッファ回路の入力とに接続し、前記第２のバッファ回路
の出力を前記ＩＣＣ基板内ツクロック信号出力する内部
クロック出力端子に接続して構成している。
び第２のバッファ回路を同一ＩＣ基板内に実装し、前記
ＩＣ基板内からのクロック信号を受信するクロック信号
入力端子を前記第１のバッファ回路の入力に接続し、前
記第１のバッファ回路の出力を前記ＩＣ基板外へクロッ
ク信号を出力する外部クロック出力端子と前記第２のバ
ッファ回路の入力とに接続し、前記第２のバッファ回路
の出力を前記ＩＣＣ基板内ツクロック信号出力する内部
クロック出力端子に接続して構成している。
次に本発明について図面を参照して説明する。
第１図は本発明の第］の実施例を示す回路図である。
第１図において本第１の実施例はＩＣで構成されたバッ
ファ回路２と、バッファ回路４とを同一ＩＣ基板内に実
装し、ＩＣ基板内がらのクロック信号を受信するクロッ
ク入力端子］をバッファ回路２の入力に接続し、バッフ
ァ回路２の出力を■Ｃ基板外へクロック信号を出力する
外部クロック出力端子３とバッファ回＃ｒ４の入力とに
接続し、バッファ回路４の出力をＩＣ基板内へクロック
信号を出力する内部クロック出力端子５に接続して構成
している。
ファ回路２と、バッファ回路４とを同一ＩＣ基板内に実
装し、ＩＣ基板内がらのクロック信号を受信するクロッ
ク入力端子］をバッファ回路２の入力に接続し、バッフ
ァ回路２の出力を■Ｃ基板外へクロック信号を出力する
外部クロック出力端子３とバッファ回＃ｒ４の入力とに
接続し、バッファ回路４の出力をＩＣ基板内へクロック
信号を出力する内部クロック出力端子５に接続して構成
している。
第１図に示す本第１の実施例においては、外部クロック
出力端子３の付加容量が変化し、クロック信号入力端子
ｌに対して外部クロック出力端子３から出力するクロッ
ク信号の遅延時間が変化しても、それに従って内部クロ
ック出力端子５がら出力するクロック信号の遅延時間も
同じたけ変化する。従って外部クロック出力端子３から
出力するクロック信号と内部クロック出力端子５がら出
力するタロツク信号との時間差は常に一定に維持される
６ 第２図は本発明の第２の実施例の示す回路図である。
出力端子３の付加容量が変化し、クロック信号入力端子
ｌに対して外部クロック出力端子３から出力するクロッ
ク信号の遅延時間が変化しても、それに従って内部クロ
ック出力端子５がら出力するクロック信号の遅延時間も
同じたけ変化する。従って外部クロック出力端子３から
出力するクロック信号と内部クロック出力端子５がら出
力するタロツク信号との時間差は常に一定に維持される
６ 第２図は本発明の第２の実施例の示す回路図である。
第２図において、本第２の実施例は第１図に示す第１の
実施例と同じ構成要件には同じ番号を付してあり、異な
る部分はバッファ回路２をトライステートのバッファ回
路とし、クロック入出力制御信号を受信するクロック入
出力制御端子６をバッファ回ｌ？８２のトライステート
制御端子に接続して構成しである。
実施例と同じ構成要件には同じ番号を付してあり、異な
る部分はバッファ回路２をトライステートのバッファ回
路とし、クロック入出力制御信号を受信するクロック入
出力制御端子６をバッファ回ｌ？８２のトライステート
制御端子に接続して構成しである。
第２図に示す第２の実施例においては、クロック入出力
制御端子６がらの出力停止信号の入力によって、外部ク
ロック出力端子３がらのクロック信号の入力も可能とな
る。
制御端子６がらの出力停止信号の入力によって、外部ク
ロック出力端子３がらのクロック信号の入力も可能とな
る。
以上説明したように本発明は、ＩＣで構成された第１及
び第２のバッファ回路を同一ＩＣ基板内に実装し、ＩＣ
基板内からのクロック信号を受信するクロック信号入力
端子を第１のバッファ回路の入力に接続し、第１のバッ
ファ回路の出力をＩＣ基板外ヘクロック信号を出力する
外部クロック出力端子と第２のバッファ回路の入力とに
接続し、第２のバッファ回路の出方をＩｃ基板内へクロ
ツタ信号を出力する内部クロック出力端子に接続して構
成することにより、外部クロック出方端子にいかなる負
荷容量が接続されても、ＩＣ基板内部のクロック信号と
ＩＣ基板外部のクロック信号との時間差、すなわち、ス
キューを一定に維持することができるので、ＩＣ基板内
部の回路動作とＩＣ基板外部の回路動作との同期を正常
にとることができる効果がある。
び第２のバッファ回路を同一ＩＣ基板内に実装し、ＩＣ
基板内からのクロック信号を受信するクロック信号入力
端子を第１のバッファ回路の入力に接続し、第１のバッ
ファ回路の出力をＩＣ基板外ヘクロック信号を出力する
外部クロック出力端子と第２のバッファ回路の入力とに
接続し、第２のバッファ回路の出方をＩｃ基板内へクロ
ツタ信号を出力する内部クロック出力端子に接続して構
成することにより、外部クロック出方端子にいかなる負
荷容量が接続されても、ＩＣ基板内部のクロック信号と
ＩＣ基板外部のクロック信号との時間差、すなわち、ス
キューを一定に維持することができるので、ＩＣ基板内
部の回路動作とＩＣ基板外部の回路動作との同期を正常
にとることができる効果がある。
第１図及び第２図はそれぞれ本発明によるクロック出力
回路の第１及び第２の実施例を示す回路図、第３図は従
来のクロック出力回路の一例を示す回路図である。 １・・・クロック入力端子、２・・・バッファ回路、３
・・・外部クロック出力端子、４・・・バッファ回路、
５・・・内部クロック出力端子、６・・・クロック入出
力制御端子。
回路の第１及び第２の実施例を示す回路図、第３図は従
来のクロック出力回路の一例を示す回路図である。 １・・・クロック入力端子、２・・・バッファ回路、３
・・・外部クロック出力端子、４・・・バッファ回路、
５・・・内部クロック出力端子、６・・・クロック入出
力制御端子。
Claims (1)
- ＩＣで構成された第１及び第２のバッファ回路を同一Ｉ
Ｃ基板内に実装し、前記ＩＣ基板内からのクロック信号
を受信するクロック信号入力端子を前記第１のバッファ
回路の入力に接続し、前記第１のバッファ回路の出力を
前記ＩＣ基板外へクロック信号を出力する外部クロック
出力端子と前記第２のバッファ回路の入力とに接続し、
前記第２のバッファ回路の出力を前記ＩＣ基板内へクロ
ック信号を出力する内部クロック出力端子に接続して構
成することを特徴とするクロック出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130934A JPH0425913A (ja) | 1990-05-21 | 1990-05-21 | クロック出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130934A JPH0425913A (ja) | 1990-05-21 | 1990-05-21 | クロック出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425913A true JPH0425913A (ja) | 1992-01-29 |
Family
ID=15046123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130934A Pending JPH0425913A (ja) | 1990-05-21 | 1990-05-21 | クロック出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663687A (en) * | 1994-09-26 | 1997-09-02 | Nec Corporation | LSI with built-in clock generator-controller for operation with low power dissipation |
| JP2008138911A (ja) * | 2006-11-30 | 2008-06-19 | Orion Mach Co Ltd | 可搬型ヒータ |
-
1990
- 1990-05-21 JP JP2130934A patent/JPH0425913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663687A (en) * | 1994-09-26 | 1997-09-02 | Nec Corporation | LSI with built-in clock generator-controller for operation with low power dissipation |
| JP2008138911A (ja) * | 2006-11-30 | 2008-06-19 | Orion Mach Co Ltd | 可搬型ヒータ |
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