JPH02238547A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPH02238547A JPH02238547A JP6006189A JP6006189A JPH02238547A JP H02238547 A JPH02238547 A JP H02238547A JP 6006189 A JP6006189 A JP 6006189A JP 6006189 A JP6006189 A JP 6006189A JP H02238547 A JPH02238547 A JP H02238547A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- adapter
- cpu
- signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
１個のＣＰＵに複数個のＩ／Ｏアダプタが接続された情
報処理システムにおける割込み制御方式に関し、 Ｉ／ＯアダプタからＣＰＵへの割込みを確実に行うよう
にすることを目的とし、 各Ｉ／Ｏアダプタ内には所定情報を記憶するレジスタと
、割込み原因を受けて割込み信号を発生してＣＰＵに与
える割込み制御回路と、ＣＰＵがレジスタをアクセスし
た時にそのアドレスをデコードして当該Ｉ／Ｏアダプタ
がアクセスされたことを示す制御信号を割込み制御回路
に与えるアクセスフラグとを具備し、当該Ｉ／Ｏアダプ
タがアクセスされていない間は、前記アクセスフラグに
より割込み制御回路がＣＰＵに割込みを与えるのを禁止
するように構成する。
報処理システムにおける割込み制御方式に関し、 Ｉ／ＯアダプタからＣＰＵへの割込みを確実に行うよう
にすることを目的とし、 各Ｉ／Ｏアダプタ内には所定情報を記憶するレジスタと
、割込み原因を受けて割込み信号を発生してＣＰＵに与
える割込み制御回路と、ＣＰＵがレジスタをアクセスし
た時にそのアドレスをデコードして当該Ｉ／Ｏアダプタ
がアクセスされたことを示す制御信号を割込み制御回路
に与えるアクセスフラグとを具備し、当該Ｉ／Ｏアダプ
タがアクセスされていない間は、前記アクセスフラグに
より割込み制御回路がＣＰＵに割込みを与えるのを禁止
するように構成する。
［産業上の利用分野コ
本発明は１個のＣＰＵにバスを介して複数個のＩ／Ｏア
ダプタが接続された情報処理システムにおける割込み制
御方式に関する。
ダプタが接続された情報処理システムにおける割込み制
御方式に関する。
１個のＣＰＵとバスを介して複数個の１／０アダプタが
接続された情報処理システムがある。この種のシステム
においては、Ｉ／Ｏアダプタとしては各種の種類が用い
られ、各種Ｉ／Ｏアダプタには回線／ファイル等のＩ／
Ｏ装置が接続される。
接続された情報処理システムがある。この種のシステム
においては、Ｉ／Ｏアダプタとしては各種の種類が用い
られ、各種Ｉ／Ｏアダプタには回線／ファイル等のＩ／
Ｏ装置が接続される。
Ｉ／ＯアダプタからＣＰＵに対する要求が発生すると、
ＣＰＵに対して割込みを出す。ＣＰＵは■／０アダプタ
からの割込みを受けると、どのアダプタが割込みを出し
ているかを調べ、続いて割込みの原因を調べ、割込み原
因に対する処理を行う。
ＣＰＵに対して割込みを出す。ＣＰＵは■／０アダプタ
からの割込みを受けると、どのアダプタが割込みを出し
ているかを調べ、続いて割込みの原因を調べ、割込み原
因に対する処理を行う。
これにより、ＣＰＵは割込みを待っている間でも他の処
理が可能なようになっている。
理が可能なようになっている。
［従来の技術］
第３図は従来例を示すブロック図である。ＣＰＵ１と複
数個のＩ／Ｏアダプタ２とがバス３を介して接続されて
いる。Ｉ／Ｏアダプタ２内は、ＣＰＵＩからの所定情報
，例えば初期設定情報を格納するレジスタ２ａ，割込み
原因２ｂを受けてＣＰＵＩに対して割込み信号を発生す
る割込み制御回路２Ｃより構成されている。Ｉ／Ｏアダ
プタ２には、例えばファイル等の入出力装置（Ｉ／Ｏ）
４が接続されている。
数個のＩ／Ｏアダプタ２とがバス３を介して接続されて
いる。Ｉ／Ｏアダプタ２内は、ＣＰＵＩからの所定情報
，例えば初期設定情報を格納するレジスタ２ａ，割込み
原因２ｂを受けてＣＰＵＩに対して割込み信号を発生す
る割込み制御回路２Ｃより構成されている。Ｉ／Ｏアダ
プタ２には、例えばファイル等の入出力装置（Ｉ／Ｏ）
４が接続されている。
このように構成されたシステムにおいて、起動後、ＣＰ
ＵＩは自分の前処理等を行った後、各種Ｉ／Ｏアダプタ
２の設定を行う。ここでいうＣＰＵの前処理とは、メモ
リ，レジスタ類の初期化固有値の設定，割込み処理ルー
チンのジャンプテーブル作成等、情報処理システムが起
動する際の処理をいう。しかる後、レジスタ２ａをアク
セスして該レジスタ２ａに初期情報の設定を行う。Ｉ／
Ｏアダプタ２は、ＣＰＵＩにより初期設定が行われた後
、ＣＰＵＩに対して要求が発生した場合、制御線を介し
て割込みを発生する。
ＵＩは自分の前処理等を行った後、各種Ｉ／Ｏアダプタ
２の設定を行う。ここでいうＣＰＵの前処理とは、メモ
リ，レジスタ類の初期化固有値の設定，割込み処理ルー
チンのジャンプテーブル作成等、情報処理システムが起
動する際の処理をいう。しかる後、レジスタ２ａをアク
セスして該レジスタ２ａに初期情報の設定を行う。Ｉ／
Ｏアダプタ２は、ＣＰＵＩにより初期設定が行われた後
、ＣＰＵＩに対して要求が発生した場合、制御線を介し
て割込みを発生する。
第４図は割込み処理の受付け状態を示す図である。ＣＰ
Ｕの起動から前処理の間は、まだ割込み処理ルーチンの
ジャンプテーブルが作成終了していないので、この期間
は割込みを受付けることはできない。これに対し、割込
み処理ルーチンのジャンプテーブルの作成が終了した後
のアダプタ設定時には、ＣＰＵの割込み受付けが可能と
なる。
Ｕの起動から前処理の間は、まだ割込み処理ルーチンの
ジャンプテーブルが作成終了していないので、この期間
は割込みを受付けることはできない。これに対し、割込
み処理ルーチンのジャンプテーブルの作成が終了した後
のアダプタ設定時には、ＣＰＵの割込み受付けが可能と
なる。
［発明が解決しようとする課題］
前述した従来例によれば、ＣＰＵの前処理期間中に何ら
かの原因（例えばＩ／Ｏアダプタの暴走，ハード異常等
）により割込みが発生すると、この期間中はまだ、割込
み処理ルーチンのジャンプテーブルが決定されていない
。つまり、ＣＰＵには予期せぬ割込みとなり、ＣＰＵは
正常な処理を続行できなくなる。
かの原因（例えばＩ／Ｏアダプタの暴走，ハード異常等
）により割込みが発生すると、この期間中はまだ、割込
み処理ルーチンのジャンプテーブルが決定されていない
。つまり、ＣＰＵには予期せぬ割込みとなり、ＣＰＵは
正常な処理を続行できなくなる。
また、特定Ｉ／Ｏアダプタがハード異常等で割込みを発
生する場合には、該アダプタをソフト的に切り離すこと
は可能であるが、割込みを禁止しなければならず、複数
のＩ／Ｏアダプタが存在する場合、それらの割込みは使
用できなくなる。
生する場合には、該アダプタをソフト的に切り離すこと
は可能であるが、割込みを禁止しなければならず、複数
のＩ／Ｏアダプタが存在する場合、それらの割込みは使
用できなくなる。
本発明はこのような課題に鑑みてなされたちのであって
、Ｉ／ＯアダプタからＣＰＵへの割込みを確実に行うこ
とができる割込み制御方式を提供することを目的として
いる。
、Ｉ／ＯアダプタからＣＰＵへの割込みを確実に行うこ
とができる割込み制御方式を提供することを目的として
いる。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。第３図と同一
のものは、同一の符号を付して示す。図において、２ｄ
は割込み原因２ｂを受けてＣＰＵ１に割込み信号を発生
する割込み制御回路、２ｅはＣＰＵＩからレジスタ２ａ
をアクセスする時のアドレス信号をデコードして当該Ｉ
／Ｏアダプタ２がアクセスされていない間は、割込み制
御回路２ｄに割込み信号を出さないような制御信号を与
えるアクセスフラグである。
のものは、同一の符号を付して示す。図において、２ｄ
は割込み原因２ｂを受けてＣＰＵ１に割込み信号を発生
する割込み制御回路、２ｅはＣＰＵＩからレジスタ２ａ
をアクセスする時のアドレス信号をデコードして当該Ｉ
／Ｏアダプタ２がアクセスされていない間は、割込み制
御回路２ｄに割込み信号を出さないような制御信号を与
えるアクセスフラグである。
［作用］
Ｉ／Ｏアダプタ２はリセット（初期化）の際にクリアさ
れ、アクセスフラグ２ｅは割込み制御回路２ｄに割込み
禁止信号を出力している。従って、この間は何らかの要
因により割込み原因が割込み要求を割込み制御回路２ｄ
に与えてもＣＰＵＩに対する割込みは発生しない。若し
、ＣＰＵ１からレジスタ２ａに対してアクセスがあると
、アクセスフラグ２ｅはこのアドレス信号をデコードし
て自己がアクセスされたことを知り、割込み制御回路２
ｄに割込み許可信号を与える。この後、ＣＰＵ１に対し
て割込みができるようになる。このように、本発明によ
れば、ＣＰＵの前処理が終了して割込み時のジャンプ先
番地が確定した後に、割込みがＣＰＵＩに与えられるよ
うになるので、常に確実な割込みが可能となる。
れ、アクセスフラグ２ｅは割込み制御回路２ｄに割込み
禁止信号を出力している。従って、この間は何らかの要
因により割込み原因が割込み要求を割込み制御回路２ｄ
に与えてもＣＰＵＩに対する割込みは発生しない。若し
、ＣＰＵ１からレジスタ２ａに対してアクセスがあると
、アクセスフラグ２ｅはこのアドレス信号をデコードし
て自己がアクセスされたことを知り、割込み制御回路２
ｄに割込み許可信号を与える。この後、ＣＰＵ１に対し
て割込みができるようになる。このように、本発明によ
れば、ＣＰＵの前処理が終了して割込み時のジャンプ先
番地が確定した後に、割込みがＣＰＵＩに与えられるよ
うになるので、常に確実な割込みが可能となる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、２ｆはＣＰＵＩからバス３を介して送られて
くるアドレスデータをデコドするアドレスデコーダ、２
ｇは該アドレスデコーダ２ｆのデコード出力をそのＪ入
力に受けるＪＫフリップフロツプ（以下単にフリップフ
ロップと略す）である。
。第１図と同一のものは、同一の符号を付して示す。図
において、２ｆはＣＰＵＩからバス３を介して送られて
くるアドレスデータをデコドするアドレスデコーダ、２
ｇは該アドレスデコーダ２ｆのデコード出力をそのＪ入
力に受けるＪＫフリップフロツプ（以下単にフリップフ
ロップと略す）である。
該フリップフロップ２ｇのＫ入力には“０″が入力され
、リセット人力Ｒにはアダプタリセット信号が人力して
いる。アダプタリセット信号としては、例えばパワーオ
ンリセット信号やシステムリセット信号が用いられる。
、リセット人力Ｒにはアダプタリセット信号が人力して
いる。アダプタリセット信号としては、例えばパワーオ
ンリセット信号やシステムリセット信号が用いられる。
また、アドレスデコーダ２ｆの出力は、レジスタ２ａに
アクセス信号として入っている。
アクセス信号として入っている。
２ｈはフリップフロップ２ｇの出力を制御信号として受
ける３ステートバッファゲート（以下単にゲートと略す
）である。そして、該ゲート２ｈは割込み原因２ｂから
の割込み信号をＣＰＵＩに割込み信号として出力するが
、その出力制御はフリップフロップ２ｇの出力により行
われる。
ける３ステートバッファゲート（以下単にゲートと略す
）である。そして、該ゲート２ｈは割込み原因２ｂから
の割込み信号をＣＰＵＩに割込み信号として出力するが
、その出力制御はフリップフロップ２ｇの出力により行
われる。
図のアドレスデコーダ２ｆ及びゲート２ｈが第１図の割
込み制御回路２ｄに相当し、フリップフロップ２ｇが第
１図のアクセスフラグ２ｅに相当する。図では、Ｉ／Ｏ
アダプタ２は１個しか示していないが、実際は複数個の
Ｉ／Ｏアダプタ２がバス３に接続されているものとする
。このように構成された回路の動作を説明すれば、以下
のとおりである。
込み制御回路２ｄに相当し、フリップフロップ２ｇが第
１図のアクセスフラグ２ｅに相当する。図では、Ｉ／Ｏ
アダプタ２は１個しか示していないが、実際は複数個の
Ｉ／Ｏアダプタ２がバス３に接続されているものとする
。このように構成された回路の動作を説明すれば、以下
のとおりである。
先ず、外部よりアダプタリセット信号が入ると、フリッ
プフロップ２ｇはリセットされ、その出力は“０”にな
る。この結果、ゲート２ｈの出力は禁止される。従って
、割込み原因２ｂから誤って割込みが入力されてもＣＰ
ＵＩには伝わらない。
プフロップ２ｇはリセットされ、その出力は“０”にな
る。この結果、ゲート２ｈの出力は禁止される。従って
、割込み原因２ｂから誤って割込みが入力されてもＣＰ
ＵＩには伝わらない。
この間にＣＰＵＩは自己の前処理を行う。この前処理の
段階で割込み処理ルーチンのジャンプ先テブルが作成さ
れる。
段階で割込み処理ルーチンのジャンプ先テブルが作成さ
れる。
次に、ＣＰＵＩは目的とするＩ／Ｏアダプタ２にアクセ
スするためのアドレス信号を出力してバス３に乗せる。
スするためのアドレス信号を出力してバス３に乗せる。
アドレスデコーダ２ｆはこのアドレスデータをデコード
する。この結果、自Ｉ／Ｏアダプタがセレクトされたこ
とを検知すると、該アドレスデコーダ２ｆはアクセス信
号を発生してレジスタ２ａをアクセスする。ＣＰＵＩは
レジスタ２ａにアダプタ設定用のデータを書込むことに
なる。
する。この結果、自Ｉ／Ｏアダプタがセレクトされたこ
とを検知すると、該アドレスデコーダ２ｆはアクセス信
号を発生してレジスタ２ａをアクセスする。ＣＰＵＩは
レジスタ２ａにアダプタ設定用のデータを書込むことに
なる。
一方、フリップフロップ２ｇはこのアクセス信号により
セットされて、その出力は“］−”になる。
セットされて、その出力は“］−”になる。
この結果、ゲート２ｈの出力はイネーブルとなる。
従って、これ以降に割込み原因２ｂから割込み信号が発
生すると、その割込みはＣＰＵＩに伝えられる。
生すると、その割込みはＣＰＵＩに伝えられる。
［発明の効果］
以上、詳細に説明したように、本発明によればＩ／Ｏア
ダプタのリセット後、ＣＰＵのアダプタ内レジスタのア
クセスまでＣＰＵへの割込みが禁止されるので、不当な
割込みの発生を防止でき、Ｉ／ＯアダプタからＣＰＵへ
の割込みを確実に行うことができる割込み制御方式を提
供することができる。本発明によれば、ハード的に割込
み発生を防止するので従来のプログラムを変更すること
なく、不当な割込みからのシステムの保護を行うことが
可能となる。
ダプタのリセット後、ＣＰＵのアダプタ内レジスタのア
クセスまでＣＰＵへの割込みが禁止されるので、不当な
割込みの発生を防止でき、Ｉ／ＯアダプタからＣＰＵへ
の割込みを確実に行うことができる割込み制御方式を提
供することができる。本発明によれば、ハード的に割込
み発生を防止するので従来のプログラムを変更すること
なく、不当な割込みからのシステムの保護を行うことが
可能となる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、
第３図は従来例を示すブロック図、
第４図は割込み処理の状態を示す図である。
第１図において、
１はＣＰＵ，
２はＩ／Ｏアダプタ．、
２ａはレジスタ、
２ｂは割込み原因、
２ｄは割込み制御回路、
２ｅはアクセスフラグ、
３はバス、
４はＩ／Ｏである。
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（１）にバス（３）を介して複数個のＩ／Ｏアダ
プタ（２）が接続されたシステムにおいて、 各Ｉ／Ｏアダプタ（２）内には所定情報を記憶するレジ
スタ（２ａ）と、 割込み原因（２６）を受けて割込み信号を発生してＣＰ
Ｕ（１）に与える割込み制御回路（２ｄ）と、 ＣＰＵ（１）がレジスタ（２ａ）をアクセスした時にそ
のアドレスをデコードして当該Ｉ／Ｏアダプタ（２）が
アクセスされたことを示す制御信号を割込み制御回路（
２ｄ）に与えるアクセスフラグ（２ｅ）とを具備し、 当該Ｉ／Ｏアダプタ（２）がアクセスされていない間は
、前記アクセスフラグ（２ｅ）により割込み制御回路（
２ｄ）がＣＰＵ（１）に割込みを与えるのを禁止するよ
うに構成したことを特徴とする割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006189A JPH02238547A (ja) | 1989-03-13 | 1989-03-13 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006189A JPH02238547A (ja) | 1989-03-13 | 1989-03-13 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238547A true JPH02238547A (ja) | 1990-09-20 |
Family
ID=13131194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006189A Pending JPH02238547A (ja) | 1989-03-13 | 1989-03-13 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018194877A (ja) * | 2017-05-12 | 2018-12-06 | 富士通株式会社 | 情報処理装置及び設定プログラム |
-
1989
- 1989-03-13 JP JP6006189A patent/JPH02238547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018194877A (ja) * | 2017-05-12 | 2018-12-06 | 富士通株式会社 | 情報処理装置及び設定プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4038642A (en) | Input/output interface logic for concurrent operations | |
| US6401153B2 (en) | Mechanisms for converting interrupt request signals on address and data lines to interrupt message signals | |
| US8407476B2 (en) | Method and apparatus for loading a trustable operating system | |
| US4053950A (en) | Residual status reporting during chained cycle steal input/output operations | |
| EP0506021A1 (en) | Method and apparatus for providing initial instructions in a multiple computer system | |
| JPS60258671A (ja) | プロセツサ | |
| AU721685B2 (en) | Bus interface control circuit | |
| EP0775959A2 (en) | Method and apparatus for optimizing PCI interrupt binding and associated latency in extended/bridged PCI busses | |
| US6374321B2 (en) | Mechanisms for converting address and data signals to interrupt message signals | |
| JPH02238547A (ja) | 割込み制御方式 | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| JPH09160831A (ja) | 情報処理装置 | |
| JPS62160554A (ja) | メモリの不正アクセス防止装置 | |
| JP2539064B2 (ja) | マイクロプロセッサ | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JPH09167117A (ja) | マイクロコンピュータおよびこれを用いたリアルタイムシステム | |
| JPH03225546A (ja) | オプション基板の実装有無確認方法 | |
| JPH0333939A (ja) | マイクロプロセッサ | |
| JPS60243763A (ja) | デユアルポ−トメモリ制御回路 | |
| JPH05250310A (ja) | データ処理装置 | |
| JPH0258648B2 (ja) | ||
| KR920008447B1 (ko) | 메모리 액세스 제어 시스템 및 방법 | |
| JPH03171332A (ja) | 異常アクセス検出方式 | |
| JPH0131224B2 (ja) | ||
| JPH01261759A (ja) | コンピュータ装置 |