JPH02238558A - 並列計算機のブート方式 - Google Patents
並列計算機のブート方式Info
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- JPH02238558A JPH02238558A JP6006089A JP6006089A JPH02238558A JP H02238558 A JPH02238558 A JP H02238558A JP 6006089 A JP6006089 A JP 6006089A JP 6006089 A JP6006089 A JP 6006089A JP H02238558 A JPH02238558 A JP H02238558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
１個のホスト計算機と複数個のプロセッサエレメン１・
とがバスを介して接続された分散メモリ型並列計算機の
ブート方式に関し、 分散メモリ型並列計算機のプロセッサエレメントの数を
増やせるという利点を十分に生かすことができるように
することを目的とし、 各プロセッサエレメント内に、ＣＰＵと、バスと接続さ
れた通信ポートと、プロセッザエレメントのリセット時
にＣＰＵから出力されるアドレスをデコードして通信ポ
ートをアクセスするアドレスデコーダとを具備し、全て
のプロセッサエレメントが通信ポートをアクセスしたこ
とをホスト計算機側で検知したら、ホスト計算機から各
プロセッサエレメントに対してブートプログラムを送出
し、各プロセッサエレメント側では、通信ポートから人
力されるブーｌ・プログラムをＣＰＵにより順次実行す
るように構成する。
とがバスを介して接続された分散メモリ型並列計算機の
ブート方式に関し、 分散メモリ型並列計算機のプロセッサエレメントの数を
増やせるという利点を十分に生かすことができるように
することを目的とし、 各プロセッサエレメント内に、ＣＰＵと、バスと接続さ
れた通信ポートと、プロセッザエレメントのリセット時
にＣＰＵから出力されるアドレスをデコードして通信ポ
ートをアクセスするアドレスデコーダとを具備し、全て
のプロセッサエレメントが通信ポートをアクセスしたこ
とをホスト計算機側で検知したら、ホスト計算機から各
プロセッサエレメントに対してブートプログラムを送出
し、各プロセッサエレメント側では、通信ポートから人
力されるブーｌ・プログラムをＣＰＵにより順次実行す
るように構成する。
［産業上の利用分野コ
本発明は１個のホスト計算機と複数個のプロセッサエレ
メントとがバスを介して接続された分散メモリ型並列計
算機のブー１・方式に関する。
メントとがバスを介して接続された分散メモリ型並列計
算機のブー１・方式に関する。
近年、コンピュータシステムの高速化が要求されている
。高速化の一つの実現法として、並列５１算機が用いら
れる。ここで、並列計算機とは、プログラムを実行する
計算要素（プロセッサエレメント；Ｐｒｏｃｅｓｓｏｒ
Ｅｌｅｍｅｎｔ，以下略してＰＥと記す）を複数個
結合して一つの計算機を構成したものである。この種の
並列計算機には、大きく分けて２つの実現方法が考えら
れる。
。高速化の一つの実現法として、並列５１算機が用いら
れる。ここで、並列計算機とは、プログラムを実行する
計算要素（プロセッサエレメント；Ｐｒｏｃｅｓｓｏｒ
Ｅｌｅｍｅｎｔ，以下略してＰＥと記す）を複数個
結合して一つの計算機を構成したものである。この種の
並列計算機には、大きく分けて２つの実現方法が考えら
れる。
一つは複数のＰＥで大きなメモリを共有する共有メモリ
型並列計算機であり、もう一つはＰＥ毎に独立したメモ
リをもつ分散メモリ型並列計算機である。後者の分散メ
モリ型並列計算機は、ＰＥの数を大きくすることが可能
であるという特徴をもっテイル。ところが、一つのＰＥ
のハード量が大きくなるとこの特徴を生かすことができ
なくなる。
型並列計算機であり、もう一つはＰＥ毎に独立したメモ
リをもつ分散メモリ型並列計算機である。後者の分散メ
モリ型並列計算機は、ＰＥの数を大きくすることが可能
であるという特徴をもっテイル。ところが、一つのＰＥ
のハード量が大きくなるとこの特徴を生かすことができ
なくなる。
このため、ＰＥのハートウエア量は小さく抑える必要が
ある。また、ＰＥＯ数が増加するに伴い、効率的なブー
ト方法が要求されている。
ある。また、ＰＥＯ数が増加するに伴い、効率的なブー
ト方法が要求されている。
［従来の技術］
第７図は、従来の分散メモリ型並列計算機の構成ブロッ
ク図である。１個のホス１・５１算機１と複数個のＰＥ
２とがバス３を介して接続されている。
ク図である。１個のホス１・５１算機１と複数個のＰＥ
２とがバス３を介して接続されている。
第８図は各ＰＥの内部構成例（従来）を示す図である。
ＰＥは、図に示すようにバス３と接続された通信ポート
２ａ，ＲＡＭ２ｂ，ＣＰＵ２ｃ，ＲＯＭ２ｄ及びこれら
を接続する内部バス２ｅより構成されている。ＲＯＭ２
ｄ内にはブートアップ（ＩＰＬ．イニシャル・プログラ
ムロ一ド）用のプログラムが格納されている。
２ａ，ＲＡＭ２ｂ，ＣＰＵ２ｃ，ＲＯＭ２ｄ及びこれら
を接続する内部バス２ｅより構成されている。ＲＯＭ２
ｄ内にはブートアップ（ＩＰＬ．イニシャル・プログラ
ムロ一ド）用のプログラムが格納されている。
このように構成された分散メモリ型並列計算機のブート
アップ（ＩＰＬ）は、ＰＥ内に用意されたＲＯＭ２ｄに
格納されたプログラムによって行われる。第９図は、従
来のブートアップの手順を示すフローチャートである。
アップ（ＩＰＬ）は、ＰＥ内に用意されたＲＯＭ２ｄに
格納されたプログラムによって行われる。第９図は、従
来のブートアップの手順を示すフローチャートである。
先ず、ユーザがホス１・計算機１を初期化する（Ｓ１）
。その後、ホス１・計算機１はＩＰＬを開始する（Ｓ２
）。次に、ホストｎＩ算機］はＩＰＬの一つの手順とし
てＰＥ２を初期化する（Ｓ３）。
。その後、ホス１・計算機１はＩＰＬを開始する（Ｓ２
）。次に、ホストｎＩ算機］はＩＰＬの一つの手順とし
てＰＥ２を初期化する（Ｓ３）。
各ＰＥ２はＲＯＭ２ｄ内に格納されているＩＰＬプログ
ラムの実行を開始する（Ｓ４）。次に、ホスト計算機１
はＰＥ２に対してＯＳ等をバス３を介して送信し、各Ｐ
Ｅ２はＩＰＬの実行の過程で、ＯＳ等をホスト計算機１
からバス３を介して受信する（Ｓ５）。そして、各ＰＥ
２はＩＰＬを終了し、動作を開始し、ホスト計算機１は
ＩＰＬを終了し、動作を開始する（Ｓ６）。ここで、動
作とは本来の並列処理動作をいう。
ラムの実行を開始する（Ｓ４）。次に、ホスト計算機１
はＰＥ２に対してＯＳ等をバス３を介して送信し、各Ｐ
Ｅ２はＩＰＬの実行の過程で、ＯＳ等をホスト計算機１
からバス３を介して受信する（Ｓ５）。そして、各ＰＥ
２はＩＰＬを終了し、動作を開始し、ホスト計算機１は
ＩＰＬを終了し、動作を開始する（Ｓ６）。ここで、動
作とは本来の並列処理動作をいう。
［発明が解決しようとする課題］
従来の方式では、各ＰＥ毎にブートプログラムを書込ん
だＲＯＭを用意し、そのプログラムによりブートアップ
（ＩＰＬ）を行っていた。しかしながら、この構成をと
るとＲＯＭの周辺等を含め、ある程度のハードウエアが
必要となる。また、ＰＥの数だけＲＯＭ等を用意せねば
ならず、システム作製時のコス１・アップ及び動作時の
信頼性の低下にもつながる可能性がある。以上により、
従来システムではＰＥの台数を増やせるという利点を十
分に生かすことができなかった。
だＲＯＭを用意し、そのプログラムによりブートアップ
（ＩＰＬ）を行っていた。しかしながら、この構成をと
るとＲＯＭの周辺等を含め、ある程度のハードウエアが
必要となる。また、ＰＥの数だけＲＯＭ等を用意せねば
ならず、システム作製時のコス１・アップ及び動作時の
信頼性の低下にもつながる可能性がある。以上により、
従来システムではＰＥの台数を増やせるという利点を十
分に生かすことができなかった。
本発明はこのような課題に鑑みてなされたものであって
、分散メモリ型並列計算機のＰＥの数を増やせるという
利点を十分に生かすことができる並列計算機のブート方
式を提供することを１」的としている。
、分散メモリ型並列計算機のＰＥの数を増やせるという
利点を十分に生かすことができる並列計算機のブート方
式を提供することを１」的としている。
［課題を解決するための手段］
第１。図は本発明方式の原理ブロック図である。
第７図と同一のものは、同一の符号を付して示す。
図において、］はホス１・計算機、３はバス、４はバス
に接続された複数個のＰＥである。各ＰＥＪ内には、Ｃ
ＰＵ４ａと、バス３と接続された通信ポート４ｂと、Ｐ
Ｅのリセット時にＣＰＵ４ａから出力されるアドレスを
デコードして通信ポー１・４ｂをアクセスするアドレス
デコーダ４ｃと、ＲＡＭ４ｄより構成されている。図で
は１つのＰＥについてその内部構成を示しているが、他
のＰＥについても同様である。
に接続された複数個のＰＥである。各ＰＥＪ内には、Ｃ
ＰＵ４ａと、バス３と接続された通信ポート４ｂと、Ｐ
Ｅのリセット時にＣＰＵ４ａから出力されるアドレスを
デコードして通信ポー１・４ｂをアクセスするアドレス
デコーダ４ｃと、ＲＡＭ４ｄより構成されている。図で
は１つのＰＥについてその内部構成を示しているが、他
のＰＥについても同様である。
［作用］
リセット時には、アドレスデコーダ４ｃはｃＰＵ４ａか
ら出力されるアドレスデータをデコードして通信ポー１
・４ｂをアクセスするようにする。
ら出力されるアドレスデータをデコードして通信ポー１
・４ｂをアクセスするようにする。
そして、全てのＰＥ４が通信ポート４ｂにアクセスした
ことをホスト計算機１側で検知したら、ホス１・計算機
１。から各ＰＥ４に対してブー１・プログラムを送出し
、各ＰＥ４側では、通信ボー１・４ｂから入力されるブ
ー１・プログラムをＣＰＵ４ａにより順次実行するよう
にする。このような構成とすることにより、ＩＰＬ時の
プログラムは各ＰＥ４に対してホス１・計算機１がら提
供されるので、各ＰＥ４内にＩＰＬプログラムを格納し
たＲＯＭが不要となる。従って、木発明方式によれば分
散メモリ型並列計算機のＰＥＯ数を増やせるという利点
を十分に生かすことができる。
ことをホスト計算機１側で検知したら、ホス１・計算機
１。から各ＰＥ４に対してブー１・プログラムを送出し
、各ＰＥ４側では、通信ボー１・４ｂから入力されるブ
ー１・プログラムをＣＰＵ４ａにより順次実行するよう
にする。このような構成とすることにより、ＩＰＬ時の
プログラムは各ＰＥ４に対してホス１・計算機１がら提
供されるので、各ＰＥ４内にＩＰＬプログラムを格納し
たＲＯＭが不要となる。従って、木発明方式によれば分
散メモリ型並列計算機のＰＥＯ数を増やせるという利点
を十分に生かすことができる。
［実施例］
以下、図面を参照して本発明の実施例を従来例と対比し
つつ詳細に説明する。
つつ詳細に説明する。
本発明はＰＥのＣＰＵから見えるアドレス空間のデコー
ドの方法を工夫することにより、ＲＯＭを必要としない
方式としたものである。第２図はアドレス空間を示す図
であり、（イ）は従来のアドレス空間を、（口）は本発
明によるアトルス空間をそれぞれ示している。ここでは
、次の仮定をしている。先ずＰＥのＣＰＵはポスＩ・計
算機がら初期化（リセット）されると、アトルスｏｏｏ
ｏ（＃は１６進を示す）から命令を取出し、実行を開始
する。バスからのデータは、ポー１・（アドレスＦＯＯ
Ｏ．）を読むことにより受取る。アドレスは全て１６進
であり、図に示す値は例示である。
ドの方法を工夫することにより、ＲＯＭを必要としない
方式としたものである。第２図はアドレス空間を示す図
であり、（イ）は従来のアドレス空間を、（口）は本発
明によるアトルス空間をそれぞれ示している。ここでは
、次の仮定をしている。先ずＰＥのＣＰＵはポスＩ・計
算機がら初期化（リセット）されると、アトルスｏｏｏ
ｏ（＃は１６進を示す）から命令を取出し、実行を開始
する。バスからのデータは、ポー１・（アドレスＦＯＯ
Ｏ．）を読むことにより受取る。アドレスは全て１６進
であり、図に示す値は例示である。
従来のアドレス空間は、（イ）に示すようにアドレスｏ
ｏｏｏ．〜２０００＃はＲＯＭに割当てられており、こ
こにＩＰＬプログラムが格納されていた。後（７） ２
０ ０ ０ ＃ − Ｆ Ｏ Ｏ Ｏ ＃まテｉ；ｉ
Ｒ Ａ Ｍ領域とＰＯＲＴ （ポー１・）領域が適宜
割当てられていた。そして、ＰＥか初期化されると、Ｐ
Ｅ内（７）ＣＰＵＬｉ７ドｌ／ ス０ ０ ０ ０ ＃
から２０００ｍの間に置かれたＲＯＭに格納されている
ＩＰＬによって動作に必要なＯＳ等（これらはポス１・
計算機により作成される）をポー１・から読出し、ＲＡ
Ｍに書込んでいく。
ｏｏｏ．〜２０００＃はＲＯＭに割当てられており、こ
こにＩＰＬプログラムが格納されていた。後（７） ２
０ ０ ０ ＃ − Ｆ Ｏ Ｏ Ｏ ＃まテｉ；ｉ
Ｒ Ａ Ｍ領域とＰＯＲＴ （ポー１・）領域が適宜
割当てられていた。そして、ＰＥか初期化されると、Ｐ
Ｅ内（７）ＣＰＵＬｉ７ドｌ／ ス０ ０ ０ ０ ＃
から２０００ｍの間に置かれたＲＯＭに格納されている
ＩＰＬによって動作に必要なＯＳ等（これらはポス１・
計算機により作成される）をポー１・から読出し、ＲＡ
Ｍに書込んでいく。
これに対し、本発明の場合には（口）に示すようにアド
レス００００＃から２０００ｍまでをボＩ・のアドレス
としている。従って、ＰＥが初期化されてＰＥ内のＣＰ
Ｕがｏｏｏｏ＃がらアドレスを出力すると、第１図に示
したアドレスデコダがこのアドレスをデコードしてボー
１・ア１・レスに変換し、通信ポートをアクセスするよ
うにする。
レス００００＃から２０００ｍまでをボＩ・のアドレス
としている。従って、ＰＥが初期化されてＰＥ内のＣＰ
Ｕがｏｏｏｏ＃がらアドレスを出力すると、第１図に示
したアドレスデコダがこのアドレスをデコードしてボー
１・ア１・レスに変換し、通信ポートをアクセスするよ
うにする。
この間に、ホスト計算機からＩＰＬのブロクラムを各Ｐ
Ｅに対して送出し、各ＰＥでは通信ボー１・を経由して
ＣＰＵにそのプログラムを！ｊえ、Ｉ Ｉ）Ｌを実行さ
せるのである。従って、本発明によればＩＰＬプログラ
ムを格納したＲＯＭは必要ないことになる。
Ｅに対して送出し、各ＰＥでは通信ボー１・を経由して
ＣＰＵにそのプログラムを！ｊえ、Ｉ Ｉ）Ｌを実行さ
せるのである。従って、本発明によればＩＰＬプログラ
ムを格納したＲＯＭは必要ないことになる。
次に、ホスｌ・計算機がＰＥに送るデータとＰＥのＣＰ
Ｕが実行する命令の関係を更に詳細に説明する。ここで
は、ＰＥのＣＰＵが実行する命令を以下のように定義す
る。
Ｕが実行する命令の関係を更に詳細に説明する。ここで
は、ＰＥのＣＰＵが実行する命令を以下のように定義す
る。
ＳＴ ＡＤＤＲ ．アドレス（ＡＤＤＲ）にレジス
タの値を書込む ＬＤ ＡＤＤＲ ，アドレスの（Ａ Ｄ Ｄ Ｒ）
の値をレジスタに読込む また、ホスト計算機がＰＥに送るＯＳのデータ列をＯＳ
Ｏ，ＯＳＩ，・・ＯＳＺ （ＯＳＺが最終データ１デー
タの個数は１００＃と仮定）と書き表すものとすると、
従来方式によりホスト計算機がＰＥに送るデータとＰＥ
のＣＰＵが実行する命令列は、第３図に示すようなもの
となる。時刻ｔ，からｔ２までの間がホスト計算機から
各ＰＥにＯＳを送信しているンーケンスである。
タの値を書込む ＬＤ ＡＤＤＲ ，アドレスの（Ａ Ｄ Ｄ Ｒ）
の値をレジスタに読込む また、ホスト計算機がＰＥに送るＯＳのデータ列をＯＳ
Ｏ，ＯＳＩ，・・ＯＳＺ （ＯＳＺが最終データ１デー
タの個数は１００＃と仮定）と書き表すものとすると、
従来方式によりホスト計算機がＰＥに送るデータとＰＥ
のＣＰＵが実行する命令列は、第３図に示すようなもの
となる。時刻ｔ，からｔ２までの間がホスト計算機から
各ＰＥにＯＳを送信しているンーケンスである。
第４図はホスト計算機かＰＥに送るデータとＰＥのＣＰ
Ｕが実行する命令例（本発明）を示す図である。従来例
では、第３図に示すようにホス１・計算機からはＯＳ命
令のみが与えられているたけであったが、第４図の本発
明の場合にはホスト計算機はＯＳ命令のみならずＬＤ
ＦＯＯＯｓなる命令とＳＴ ２０ＤＯｍなる命令を
送っている。
Ｕが実行する命令例（本発明）を示す図である。従来例
では、第３図に示すようにホス１・計算機からはＯＳ命
令のみが与えられているたけであったが、第４図の本発
明の場合にはホスト計算機はＯＳ命令のみならずＬＤ
ＦＯＯＯｓなる命令とＳＴ ２０ＤＯｍなる命令を
送っている。
これら命令は、従来方式では内蔵のＲＯＭから与えられ
ていたものである。ＰＥ側ではこのＬＤ命令が通信ポー
トから受取られるとＣＰＵの命令として実行される。つ
まり、ＰＥ側ではＣＰＵから出力されるアドレス０００
０１〜２０００ｍを全て通信ポートのアドレスＦＯＯＯ
＃に変換し、通信ポートから入力されるデータをＣＰＵ
が実行すべき命令として取り込み実行を進めていくもの
である。
ていたものである。ＰＥ側ではこのＬＤ命令が通信ポー
トから受取られるとＣＰＵの命令として実行される。つ
まり、ＰＥ側ではＣＰＵから出力されるアドレス０００
０１〜２０００ｍを全て通信ポートのアドレスＦＯＯＯ
＃に変換し、通信ポートから入力されるデータをＣＰＵ
が実行すべき命令として取り込み実行を進めていくもの
である。
第４図において、時刻ｔ１からｔ２の範囲がホスト計算
機から各ＰＥにＯＳを送信しているシケンスである。前
述したように、ＰＥのＣＰＵが実行する命令もホス１・
計算機からＰＥに送り出されている。このことは言い換
えれば、従来ＲＯＭに格納していたＩＰＬをホスト計算
機から送り出した命令で行っていることになる。従って
、各ＰＥ内にＲＯＭを用意する必要がなくなったのであ
る。このことが可能となったのは、前述したアドレスの
デコードの工夫がポイントとてある。更に説明する。Ｐ
Ｅ内のＣＰＵは、初期化後アドレスｏｏｏｏ．から実行
を始める。
機から各ＰＥにＯＳを送信しているシケンスである。前
述したように、ＰＥのＣＰＵが実行する命令もホス１・
計算機からＰＥに送り出されている。このことは言い換
えれば、従来ＲＯＭに格納していたＩＰＬをホスト計算
機から送り出した命令で行っていることになる。従って
、各ＰＥ内にＲＯＭを用意する必要がなくなったのであ
る。このことが可能となったのは、前述したアドレスの
デコードの工夫がポイントとてある。更に説明する。Ｐ
Ｅ内のＣＰＵは、初期化後アドレスｏｏｏｏ．から実行
を始める。
そして、アドレスｏｏｏｏエから命令を読込み、実行し
、次にはアドレス０００１おから命令を読込み実行する
。このように、アドレスを１つずつ更新しながら実行す
る。従来は、アドレス００００あからのアドレス空間に
ＩＰＬを書込んだＲＯＭを置くことにより、ＩＰＬを実
行していた。本発明では、この空間に通信ポートを割当
て、ＣＰＵが初期化後、命令をアドレスｏｏｏｏ．から
読込もうとすると、通信ポートのデータ、即ちホスト計
算機からバスを介して送られてくる命令が読込まれるこ
とになる。
、次にはアドレス０００１おから命令を読込み実行する
。このように、アドレスを１つずつ更新しながら実行す
る。従来は、アドレス００００あからのアドレス空間に
ＩＰＬを書込んだＲＯＭを置くことにより、ＩＰＬを実
行していた。本発明では、この空間に通信ポートを割当
て、ＣＰＵが初期化後、命令をアドレスｏｏｏｏ．から
読込もうとすると、通信ポートのデータ、即ちホスト計
算機からバスを介して送られてくる命令が読込まれるこ
とになる。
第５図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものには、同一の符号を付して示す。
。第１図と同一のものには、同一の符号を付して示す。
図では、ＰＥを１個しか示していないが、実際にはバス
３に複数個接続されている。
３に複数個接続されている。
ホスト計算機１は、ＣＰＵｉａ，メモリ１ｂ及びバス３
を介してＰＥ４との接続制御を行うインターフェイス部
］Ｃより構成されている。このインターフエイス部１ｃ
には、バス３が接続される他に制御線５が接続されてい
る。この制御線５は各ＰＥ４とも接続されている。ＰＥ
４において、４ｅはバス３を介してホスト計算機１との
接続制御を行うインターフェイス部、４ｆはＰ Ｅ Ｊ
内の内部バスである。第１図で示した通信ポート４ｂ
はインターフエイス部４ｅに含まれる。このように構成
されたシステムの動作を説明すれば、以下のとおりであ
る。
を介してＰＥ４との接続制御を行うインターフェイス部
］Ｃより構成されている。このインターフエイス部１ｃ
には、バス３が接続される他に制御線５が接続されてい
る。この制御線５は各ＰＥ４とも接続されている。ＰＥ
４において、４ｅはバス３を介してホスト計算機１との
接続制御を行うインターフェイス部、４ｆはＰ Ｅ Ｊ
内の内部バスである。第１図で示した通信ポート４ｂ
はインターフエイス部４ｅに含まれる。このように構成
されたシステムの動作を説明すれば、以下のとおりであ
る。
第６図は本発明によるブートシーケンスを示す図である
。以下、このシーケンス図に沿って第５図に示すシステ
ムの動作を説明する。先ず、インターフェイス部］Ｃを
介してホス１・計算機１からＰＥへのリセット信号が出
力される（■）。一方、ＰＥ４側では、インターフェイ
ス部４ｅを介して送られたきたリセット信号を受けて内
部の状態をリセットして初期化する（ （１））。リセ
ットされると、ＣＰＵ４ａはアドレス００００＃から命
令をフエツチして実行するようになっている。そこで、
ＣＰＵ４ａはアドレスｏｏｏｏ．をアドレスデータとし
て出力する。このアドレスデータはアドレスデコーダ４
ｃによってインターフェイス部４ｅ内の通信ポートをア
クセスする信号に変換される。この結果、通信ポートが
アクセスされる（ （２））。しかしながら、制御線５
を介してＡＣＫ信号（確認信号）がまだ有効になってい
ないのでそのままホールド状態となる（ （３））。
。以下、このシーケンス図に沿って第５図に示すシステ
ムの動作を説明する。先ず、インターフェイス部］Ｃを
介してホス１・計算機１からＰＥへのリセット信号が出
力される（■）。一方、ＰＥ４側では、インターフェイ
ス部４ｅを介して送られたきたリセット信号を受けて内
部の状態をリセットして初期化する（ （１））。リセ
ットされると、ＣＰＵ４ａはアドレス００００＃から命
令をフエツチして実行するようになっている。そこで、
ＣＰＵ４ａはアドレスｏｏｏｏ．をアドレスデータとし
て出力する。このアドレスデータはアドレスデコーダ４
ｃによってインターフェイス部４ｅ内の通信ポートをア
クセスする信号に変換される。この結果、通信ポートが
アクセスされる（ （２））。しかしながら、制御線５
を介してＡＣＫ信号（確認信号）がまだ有効になってい
ないのでそのままホールド状態となる（ （３））。
一方、ホスト計算機側では、全てのＰＥ４が通信ポート
４ｂをアクセスするのをインターフエイス部１ｃを介し
てＣＰＵ１ａにより監視している。
４ｂをアクセスするのをインターフエイス部１ｃを介し
てＣＰＵ１ａにより監視している。
そして、全てのＰＥが通信ポートをアクセスするのを待
ってＰＥの第１命令を通信ボート４ｂに出力する（■）
。また、それと同時に制御線５のＡＣＫ信号を有効にす
る（■）。
ってＰＥの第１命令を通信ボート４ｂに出力する（■）
。また、それと同時に制御線５のＡＣＫ信号を有効にす
る（■）。
ＰＥ側ではＡＣＫ信号が有効になるまでホールドされて
いたが、ＡＣＫ信号が有効になったのを受けてＣＰＵ４
ａが第１命令を読込み実行する（ （４））．次に、Ｃ
ＰＵ４ａが第２の命令をフェッチするためのアドレス信
号０ ０ ０ １− ｓを出力すると、このデータは再
度アドレステコーダ４ｃにより通信ポー１・４ｂをアク
セスする信号に変換され、通信ポート４ｃをアクセスす
る（ （５））。
いたが、ＡＣＫ信号が有効になったのを受けてＣＰＵ４
ａが第１命令を読込み実行する（ （４））．次に、Ｃ
ＰＵ４ａが第２の命令をフェッチするためのアドレス信
号０ ０ ０ １− ｓを出力すると、このデータは再
度アドレステコーダ４ｃにより通信ポー１・４ｂをアク
セスする信号に変換され、通信ポート４ｃをアクセスす
る（ （５））。
この時、ＡＣＫ信号は無効状態になっているので、ＡＣ
Ｋ信号が有効になるまでホールドされる（（６））。
Ｋ信号が有効になるまでホールドされる（（６））。
ホスト計算機側では、全てのＰＥが通信ボーＩ・をアク
セスするのを待って、ＰＥの次の命令を通信ポート４ｂ
に出力する（■）。それと同時に、制御線５のＡＣＫ信
号を有効にする（■）。
セスするのを待って、ＰＥの次の命令を通信ポート４ｂ
に出力する（■）。それと同時に、制御線５のＡＣＫ信
号を有効にする（■）。
ＰＥ側では、第２命令を通信ポート４ｂを介して読込み
実行する（ （７））。このようにしてＰＥ側では、Ｃ
ＰＵ４ａがフエツチする命令（命令アドレス）がＩＦＦ
Ｆ＃を越えない間、（５）（６）， （７）を繰り返
す（ （８））。一方、ＰＥ側ではブートシーケンスを
終了するまで■，■を繰返す（■）。ＯＳをホスト計算
機から送る場合には、第４図で示したように、ホスト計
算機は、ＰＥが実行すべき命令に合わせて、ＯＳのデー
タを送ればよい。
実行する（ （７））。このようにしてＰＥ側では、Ｃ
ＰＵ４ａがフエツチする命令（命令アドレス）がＩＦＦ
Ｆ＃を越えない間、（５）（６）， （７）を繰り返
す（ （８））。一方、ＰＥ側ではブートシーケンスを
終了するまで■，■を繰返す（■）。ＯＳをホスト計算
機から送る場合には、第４図で示したように、ホスト計
算機は、ＰＥが実行すべき命令に合わせて、ＯＳのデー
タを送ればよい。
［発明の効果］
以上、詳細に説明したように、本発明によればＰＥがリ
セットされてからＰＥ内のＣＰＵが命令フエツチ用に出
力するアドレスをデコードして通信ポー１・をアクセス
する信号に変換してやり、ＩＰＬのための命令を通信ポ
ート経由でポス１・剖算機から貰って実行する構成とす
ることにより、ＰＥ内のＲＯＭを不要とすることができ
る。従って、本発明によれば分散メモリ型並列計算機の
ＰＥの数を増やせるという利点を十分に生かすことがで
きるようになる。
セットされてからＰＥ内のＣＰＵが命令フエツチ用に出
力するアドレスをデコードして通信ポー１・をアクセス
する信号に変換してやり、ＩＰＬのための命令を通信ポ
ート経由でポス１・剖算機から貰って実行する構成とす
ることにより、ＰＥ内のＲＯＭを不要とすることができ
る。従って、本発明によれば分散メモリ型並列計算機の
ＰＥの数を増やせるという利点を十分に生かすことがで
きるようになる。
第１図は本発明方式の原理ブロック図、第２図はアドレ
ス空間を示す図、 第３図はホスト計算機がＰＥに送るデータとＰＥのＣＰ
Ｕが実行する命令例（従来）を示す図、第４図はホスト
計算機がＰＥに送るデータとＰＥのＣＰＵが実行する命
令例（本発明）を示す図、第５図は本発明の一実施例を
示す構成ブロック図、 第６図は本発明にょるブートシーケンスを示す図、 第７図は従来の分散型並列計算機の構成ブロック図、 第８図は各ＰＥの内部構成例（従来）を示す図、第９図
は従来のブー１・アップの手順を示すフローチャートで
ある。 第１図において、 １はホスト計算機、 ３はバス、 ４はＰＥ， ４ａはＣＰＵ， ４ｂは通信ポート、 ４ｃはアドレスデコーダ、 ４ｄはＲＡＭである。 ］ ７ 従来■分徹メモリ型並列計算機■構成プロ・ンク図第７
閤
ス空間を示す図、 第３図はホスト計算機がＰＥに送るデータとＰＥのＣＰ
Ｕが実行する命令例（従来）を示す図、第４図はホスト
計算機がＰＥに送るデータとＰＥのＣＰＵが実行する命
令例（本発明）を示す図、第５図は本発明の一実施例を
示す構成ブロック図、 第６図は本発明にょるブートシーケンスを示す図、 第７図は従来の分散型並列計算機の構成ブロック図、 第８図は各ＰＥの内部構成例（従来）を示す図、第９図
は従来のブー１・アップの手順を示すフローチャートで
ある。 第１図において、 １はホスト計算機、 ３はバス、 ４はＰＥ， ４ａはＣＰＵ， ４ｂは通信ポート、 ４ｃはアドレスデコーダ、 ４ｄはＲＡＭである。 ］ ７ 従来■分徹メモリ型並列計算機■構成プロ・ンク図第７
閤
Claims (1)
- 【特許請求の範囲】 １個のホスト計算機（１）と複数個のプロセッサエレメ
ント（４）とがバス（３）を介して接続された分散メモ
リ型並列計算機において、 各プロセッサエレメント（４）内に、 ＣＰＵ（４ａ）と、 バス（３）と接続された通信ポート（４ｂ）と、プロセ
ッサエレメントのリセット時にＣＰＵ（４ａ）から出力
されるアドレスをデコードして通信ポート（４ｂ）をア
クセスするアドレスデコーダ（４ｃ）とを具備し、 全てのプロセッサエレメント（４）が通信ポート（４ｂ
）をアクセスしたことをホスト計算機（１）側で検知し
たら、ホスト計算機（１）から各プロセッサエレメント
（４）に対してブートプログラムを送出し、 各プロセッサエレメント（４）側では、通信ポート（４
ｂ）から入力されるブートプログラムをＣＰＵ（４ａ）
により順次実行するように構成したことを特徴とする並
列計算機のブート方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060060A JP2749105B2 (ja) | 1989-03-13 | 1989-03-13 | 並列計算機のブート方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060060A JP2749105B2 (ja) | 1989-03-13 | 1989-03-13 | 並列計算機のブート方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238558A true JPH02238558A (ja) | 1990-09-20 |
| JP2749105B2 JP2749105B2 (ja) | 1998-05-13 |
Family
ID=13131164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060060A Expired - Fee Related JP2749105B2 (ja) | 1989-03-13 | 1989-03-13 | 並列計算機のブート方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749105B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242057A (ja) * | 1992-02-27 | 1993-09-21 | Sanyo Electric Co Ltd | マルチプロセッサシステムの起動方式 |
| US6839835B2 (en) * | 2000-02-02 | 2005-01-04 | Canon Kabushiki Kaisha | Method of loading initial program in processor system |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145411A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Program load system |
| JPS5995665A (ja) * | 1982-11-24 | 1984-06-01 | Mitsubishi Electric Corp | 複合計算機システム |
| JPS59116875A (ja) * | 1982-12-23 | 1984-07-05 | Fujitsu Ltd | マルチプロセツサシステムにおけるｉｐｌ方法 |
| JPS61180352A (ja) * | 1984-12-30 | 1986-08-13 | Fujitsu Ltd | プログラムダウンロ−ド方式 |
| JPS63148354A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 初期プログラムロ−ド方式 |
-
1989
- 1989-03-13 JP JP1060060A patent/JP2749105B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145411A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Program load system |
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| US6839835B2 (en) * | 2000-02-02 | 2005-01-04 | Canon Kabushiki Kaisha | Method of loading initial program in processor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2749105B2 (ja) | 1998-05-13 |
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|---|---|---|---|
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