JPH01130250A - メモリ転送方式 - Google Patents
メモリ転送方式Info
- Publication number
- JPH01130250A JPH01130250A JP28887887A JP28887887A JPH01130250A JP H01130250 A JPH01130250 A JP H01130250A JP 28887887 A JP28887887 A JP 28887887A JP 28887887 A JP28887887 A JP 28887887A JP H01130250 A JPH01130250 A JP H01130250A
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- Japan
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- sub cpu
- cpu
- sub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電子計算機を構成するマルチプロセッサシ
ステムにおけるメモリ転送方式に関するものである。
ステムにおけるメモリ転送方式に関するものである。
［従来の技術］
第６図は従来の電子計算機を構成するマルチプロセッサ
システムの概略構成を示すブロック図である。図におい
て、２８はメインＣＰＵ （メイン中央処理装置）、２
９はメインＣＰＵ２Ｂ側のＲ２はサブＣＰＵ、３３はサ
ブＣＰＵ３２側のＲＯＭ、３４はサブＣＰＵ３２側のＲ
ＡＭ、３５はサブＣＰＵ３２側の各１１０ポート、３６
は２ポートＲＡＭである。
システムの概略構成を示すブロック図である。図におい
て、２８はメインＣＰＵ （メイン中央処理装置）、２
９はメインＣＰＵ２Ｂ側のＲ２はサブＣＰＵ、３３はサ
ブＣＰＵ３２側のＲＯＭ、３４はサブＣＰＵ３２側のＲ
ＡＭ、３５はサブＣＰＵ３２側の各１１０ポート、３６
は２ポートＲＡＭである。
第７図は第６図のマルチプロセッサシステムのソフトウ
ェアを示す説明図である。図において、３７はメインＣ
ＰＵ２８側のＲＯＭエリア（８■（バイト）、３８はメ
インＣＰＵ２Ｂ側のＲＡＭエリア（８にバイト）、３９
はメインＣＰＵ２Ｂ側のＩ１０ポートエリア、４０はサ
ブＣＰＵ３２側のＲＯＭｘす７（８にバイト）、４１は
サブＣＰＵ３２側のＲＡＭエリア（８にバイト）、４２
はサブＣＰＵ３２側のＩ１０ポートエリア、４３は２ポ
ートＲＡＭエリア（４にバイト）である。
ェアを示す説明図である。図において、３７はメインＣ
ＰＵ２８側のＲＯＭエリア（８■（バイト）、３８はメ
インＣＰＵ２Ｂ側のＲＡＭエリア（８にバイト）、３９
はメインＣＰＵ２Ｂ側のＩ１０ポートエリア、４０はサ
ブＣＰＵ３２側のＲＯＭｘす７（８にバイト）、４１は
サブＣＰＵ３２側のＲＡＭエリア（８にバイト）、４２
はサブＣＰＵ３２側のＩ１０ポートエリア、４３は２ポ
ートＲＡＭエリア（４にバイト）である。
次に、上記第６図に示す従来のマルチブロセッサシステ
ムの動作について説明する。メインＣＰＵ２８とサブＣ
ＰＵ３２は電源の投入後、０番地よりフェッチを開始し
、所定の初期化を終了してプログラムを実行する。その
際に、プログラム等はメインＣＰＵ２Ｂ側のＲＯＭ２９
． サブＣＰＵ３２側のＲＯＭ３３に置かれている。
ムの動作について説明する。メインＣＰＵ２８とサブＣ
ＰＵ３２は電源の投入後、０番地よりフェッチを開始し
、所定の初期化を終了してプログラムを実行する。その
際に、プログラム等はメインＣＰＵ２Ｂ側のＲＯＭ２９
． サブＣＰＵ３２側のＲＯＭ３３に置かれている。
当該プログラムをそれぞれメインＣＰＵ２Ｂ及びサブＣ
ＰＵ３２が実行することによりシステムが稼働する。
ＰＵ３２が実行することによりシステムが稼働する。
［発明が解決しようとする問題点］
上記のような従来のマルチプロセッサシステムでは、メ
インＣＰ Ｕ ２ Ｂ、 サブＣＰＵ３２のそれぞれ
にＲＯＭ２９及びＲＯＭ３３を接続しているので、メイ
ンＣＰＵ２８側からサブＣＰＵ３２例のＲＯＭ３３を読
むことができなかった。そのため、サブＣＰＵ３２例の
プログラムの開発、デパック、保守の面における効率が
悪いという問題点があった。
インＣＰ Ｕ ２ Ｂ、 サブＣＰＵ３２のそれぞれ
にＲＯＭ２９及びＲＯＭ３３を接続しているので、メイ
ンＣＰＵ２８側からサブＣＰＵ３２例のＲＯＭ３３を読
むことができなかった。そのため、サブＣＰＵ３２例の
プログラムの開発、デパック、保守の面における効率が
悪いという問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、サブＣＰＵ側のプログラムをメインＣＰＵ側のＲＯ
Ｍに置いたことにより、サブＣＰＵ側のＲＯＭが不要と
なりコストが低減できると共に、サブＣＰＵ側のプログ
ラムの開発、デパック、保守を容易にして柔軟性の高い
マルチプロセッサシステムにおけるメモリ転送方式を得
ることを目的とする。
で、サブＣＰＵ側のプログラムをメインＣＰＵ側のＲＯ
Ｍに置いたことにより、サブＣＰＵ側のＲＯＭが不要と
なりコストが低減できると共に、サブＣＰＵ側のプログ
ラムの開発、デパック、保守を容易にして柔軟性の高い
マルチプロセッサシステムにおけるメモリ転送方式を得
ることを目的とする。
［問題点を解決するための手段］
この発明に係るメモリ転送方式は、マルチプロセッサシ
ステムにおいて、サブＣＰＵ側のプログラムをメインＣ
ＰＵ側のＲＯＭに格納しておき、メインＣＰＵ側からの
起動信号によりサブＣＰＵを動作させ、上記ＲＯＭに格
納されたサブＣＰＵ側のプログラムを２ボ一トＲＡＭを
介してサブＣＰＵ側のＲＡＭへ転送するようにしたもの
である。
ステムにおいて、サブＣＰＵ側のプログラムをメインＣ
ＰＵ側のＲＯＭに格納しておき、メインＣＰＵ側からの
起動信号によりサブＣＰＵを動作させ、上記ＲＯＭに格
納されたサブＣＰＵ側のプログラムを２ボ一トＲＡＭを
介してサブＣＰＵ側のＲＡＭへ転送するようにしたもの
である。
［作用］
この発明のメモリ転送方式においては、メインＣＰＵ側
のＲＯＭに格納されたサブＣＰＵ側のプログラムを２ボ
一トＲＡＭへ転送し、メインＣＰＵ側からの起動信号に
よりサブＣＰＵを動作させ、転送を受けた上記２ポート
ＲＡＭの内容をサブＣＰＵ側のＲＡＭへ転送する構成と
したので、サブＣＰ Ｕ側のプログラムの開発、デパッ
ク、保守性の向上が図られる。
のＲＯＭに格納されたサブＣＰＵ側のプログラムを２ボ
一トＲＡＭへ転送し、メインＣＰＵ側からの起動信号に
よりサブＣＰＵを動作させ、転送を受けた上記２ポート
ＲＡＭの内容をサブＣＰＵ側のＲＡＭへ転送する構成と
したので、サブＣＰ Ｕ側のプログラムの開発、デパッ
ク、保守性の向上が図られる。
［実施例］
第１図はこの発明の一実施例であるメモリ転送方式を適
用した電子計算機を構成するマルチプロセッサシステム
の概略構成を示すブロック図である。図において、１は
メインＣＰＵ、２はメインＣＰＵＩ側のＲＯＭ、３はメ
インＣＰＵ１側のＲＡＭ、４はメインＣＰＵ ｌ側のＩ
１０ポート、５はサブＣＰＵ、６はサブＣＰＵ５側のＲ
ＡＭ、７はサブＣＰＵ５側のＩ１０ポート、８は２ボ一
トＲＡＭ、９はサブＣＰＵ５を起動させるための起動信
号である。
用した電子計算機を構成するマルチプロセッサシステム
の概略構成を示すブロック図である。図において、１は
メインＣＰＵ、２はメインＣＰＵＩ側のＲＯＭ、３はメ
インＣＰＵ１側のＲＡＭ、４はメインＣＰＵ ｌ側のＩ
１０ポート、５はサブＣＰＵ、６はサブＣＰＵ５側のＲ
ＡＭ、７はサブＣＰＵ５側のＩ１０ポート、８は２ボ一
トＲＡＭ、９はサブＣＰＵ５を起動させるための起動信
号である。
第２図は第１図のマルチプロセッサシステムのソフトウ
ェアを示す説明図である。図において、１０はメインＣ
ＰＵ ｉ側のＲＯＭエリアであり、第１図に示すメイン
ＣＰＵＩ側のＲＯＭ２に相当する。１１は２ポートＲＡ
Ｍエリア、１２はメインＣＰＵ側のＲＡＭエリアであり
、第１図のメインＣＰＵ ｌ側のＲＡＭ３の相当する。
ェアを示す説明図である。図において、１０はメインＣ
ＰＵ ｉ側のＲＯＭエリアであり、第１図に示すメイン
ＣＰＵＩ側のＲＯＭ２に相当する。１１は２ポートＲＡ
Ｍエリア、１２はメインＣＰＵ側のＲＡＭエリアであり
、第１図のメインＣＰＵ ｌ側のＲＡＭ３の相当する。
１３はメインＣＰＵＩ側のＩ１０ポートエリアであり、
第１図のメインＣＰＵ ｌ側のＩ１０ポート４に相当す
る。１４はサブＣＰＵ５側のＲＡＭエリアであり、第１
図のサブＣＰＵ５側のＲＡＭ６に相当する。
第１図のメインＣＰＵ ｌ側のＩ１０ポート４に相当す
る。１４はサブＣＰＵ５側のＲＡＭエリアであり、第１
図のサブＣＰＵ５側のＲＡＭ６に相当する。
１５はサブＣＰＵ５側のＩ１０ポートエリアであり、第
１図のサブＣＰＵ５例のＩ１０ポート７に相当する。
１図のサブＣＰＵ５例のＩ１０ポート７に相当する。
第３図は第１図のマルチプロセッサシステムにおけるサ
ブＣＰＵに対する起動信号を説明するための回路構成図
である。図において、１はメインＣＰＵ、１７はメイン
ＣＰＵ １のアドレスバス、１８はアドレスレコーダ、
１９はＤラッチ、５はサブＣＰＵである。
ブＣＰＵに対する起動信号を説明するための回路構成図
である。図において、１はメインＣＰＵ、１７はメイン
ＣＰＵ １のアドレスバス、１８はアドレスレコーダ、
１９はＤラッチ、５はサブＣＰＵである。
第５図は第１図のマルチプロセッサシステムのメモリ転
送手順を示すフローチャートである。図において、２１
〜２７は転送過程を示すステップである。
送手順を示すフローチャートである。図において、２１
〜２７は転送過程を示すステップである。
次に、上記第１図に示すこの発明の一実施例であるメモ
リ転送方式を適用した電子計算機を構成をするマルチプ
ロセッサシステムの動作について説明する。このシステ
ム構成では電源ＯＮと同時、に、メインＣＰＵＩがθ番
地よりフェッチを開始して所定の初期化を行う。一方、
サブＣＰＵ５は第３図に示すような構成により、電源の
ＯＮでＤラッチ１９のＲ端子がメインＣＰＵＩのパワー
オンリセットに接続されているので、Ｑ端子は「Ｌ」出
力でサブＣＰＵ５はリセットになりっばなしになる。従
って、サブＣＰＵ５は何らの動作もできない。
リ転送方式を適用した電子計算機を構成をするマルチプ
ロセッサシステムの動作について説明する。このシステ
ム構成では電源ＯＮと同時、に、メインＣＰＵＩがθ番
地よりフェッチを開始して所定の初期化を行う。一方、
サブＣＰＵ５は第３図に示すような構成により、電源の
ＯＮでＤラッチ１９のＲ端子がメインＣＰＵＩのパワー
オンリセットに接続されているので、Ｑ端子は「Ｌ」出
力でサブＣＰＵ５はリセットになりっばなしになる。従
って、サブＣＰＵ５は何らの動作もできない。
第５図のメモリ転送手順のフローチャートに示すように
メインＣＰＵ １は、まずステップ２１でサブＣＰＵ５
側のプログラムの内容をメインＣＰＵ１側のＲＯＭ２か
ら２ボ一トＲＡＭ８へ転送する。次いて、ステップ２２
で転送の終了を判断し、転送がすべて完了していなけれ
ばステップ２１へ戻り転送を継続する。転送がすべて完
了したならばステップ２３でサブＣＰＵ５を起動させる
。サブＣＰＵ５の起動は、第３図に示すアドレスレコー
ダ１日のデコード条件に合うアドレスをアクセスするこ
とにより、Ｄラッチ１９のＴ端子にスロープ信号を出力
し、Ｑｉ子を「Ｈ」にセットしてサブＣＰＵ５のリセッ
トを解除する。これにより、サブＣＰＵ５は動作を開始
することができる。リセットを解除されたサブＣＰＵ５
は０番地よりフェッチを開始する。ステップ２６でサブ
ＣＰＵ５が転送を開始したならば、メインＣＰＵＩはス
テップ２７でサブＣＰＵ５の転送が終了するまで待機中
となる。第２図に示しであるようにθ番地から２０００
番地は２ボ一トＲＡＭエリア１１に割り当てられている
ので、サブＣＰＵ５はメインＣＰＵＩから転送してきた
データを実行していく。
メインＣＰＵ １は、まずステップ２１でサブＣＰＵ５
側のプログラムの内容をメインＣＰＵ１側のＲＯＭ２か
ら２ボ一トＲＡＭ８へ転送する。次いて、ステップ２２
で転送の終了を判断し、転送がすべて完了していなけれ
ばステップ２１へ戻り転送を継続する。転送がすべて完
了したならばステップ２３でサブＣＰＵ５を起動させる
。サブＣＰＵ５の起動は、第３図に示すアドレスレコー
ダ１日のデコード条件に合うアドレスをアクセスするこ
とにより、Ｄラッチ１９のＴ端子にスロープ信号を出力
し、Ｑｉ子を「Ｈ」にセットしてサブＣＰＵ５のリセッ
トを解除する。これにより、サブＣＰＵ５は動作を開始
することができる。リセットを解除されたサブＣＰＵ５
は０番地よりフェッチを開始する。ステップ２６でサブ
ＣＰＵ５が転送を開始したならば、メインＣＰＵＩはス
テップ２７でサブＣＰＵ５の転送が終了するまで待機中
となる。第２図に示しであるようにθ番地から２０００
番地は２ボ一トＲＡＭエリア１１に割り当てられている
ので、サブＣＰＵ５はメインＣＰＵＩから転送してきた
データを実行していく。
再び第５図の転送手順のフローチャートに示すように、
サブＣＰＵ５はステップ２４で２ボ一トＲＡＭ８の内容
をサブＣＰＵ５側のＲＡＭ６へ転送する。ステップ２５
で転送の終了を判断し、転送がすべて完了したならばメ
インＣＰＵ １に転送の完了を知らせる。
サブＣＰＵ５はステップ２４で２ボ一トＲＡＭ８の内容
をサブＣＰＵ５側のＲＡＭ６へ転送する。ステップ２５
で転送の終了を判断し、転送がすべて完了したならばメ
インＣＰＵ １に転送の完了を知らせる。
なお、上記実施例では、サブＣＰＵ５に対する起動信号
を説明するための回路構成として、第３図に示すような
りラッチ１９を用いた場合について説明したが、第４図
に示すようなＪ−にフリップフロップ２０を用いた回路
構成としても良い。
を説明するための回路構成として、第３図に示すような
りラッチ１９を用いた場合について説明したが、第４図
に示すようなＪ−にフリップフロップ２０を用いた回路
構成としても良い。
［発明の効果］
この発明は以上説明したとおり、マルチプロセッサシス
テムにおいて、サブＣＰＵ側のプログラムをメインＣＰ
Ｕ側のＲＯＭに格納しておき、メインＣＰＵ側からの起
動信号によりサブＣＰＵを動作させ、上記ＲＯＭに格納
されたサブＣＰＵ側のプログラムを２ポートＲＡＭを介
してサブＣＰＵ側のＲＡＭへ転送するように構成したの
で、サブＣＰＵ側のＲＯＭが不要となりコストが低減で
きると共に、サブＣＰＵ側のプログラムの開発。
テムにおいて、サブＣＰＵ側のプログラムをメインＣＰ
Ｕ側のＲＯＭに格納しておき、メインＣＰＵ側からの起
動信号によりサブＣＰＵを動作させ、上記ＲＯＭに格納
されたサブＣＰＵ側のプログラムを２ポートＲＡＭを介
してサブＣＰＵ側のＲＡＭへ転送するように構成したの
で、サブＣＰＵ側のＲＯＭが不要となりコストが低減で
きると共に、サブＣＰＵ側のプログラムの開発。
デパック、保守を容易にして柔軟性の高いマルチプロセ
ッサシステムが得られるという優れた効果を奏するもの
である。
ッサシステムが得られるという優れた効果を奏するもの
である。
第１図はこの発明の一実施例であるメモリ転送方式を適
用した電子計算機を構成するマルチプロセッサシステム
の概略構成を示すブロック図、第２図は第１図のマルチ
プロセッサシステムのソフトウェアを示す説明図、第３
図及び第４図はそれぞれ第１図のマルチプロセッサシス
テムにおけるサブＣＰＵに対する起動信号を説明するた
めの回路構成図、第５図は第１図のマルチプロセッサシ
ステムのメモリ転送手順を示すフローチャート、第６図
は従来の電子計算機を構成するマルチプロセッサシステ
ムの概略構成を示すブロック図、第７図は第６図のマル
チプロセッサシステムのソフトウェアを示す説明図であ
る。 図において１，２８・・・メインＣＰＵ、２．２９・・
・ＲＯＭ、３，６，３０，３４・・・ＲＡＭ、４，７゜
３］、３５・・・Ｉ１０ポート、５，３２・・・サブＣ
ＰＵ、８，３Ｂ・・・２ボ一トＲＡＭ、９・・・起動信
号、１０、 ３７． ４０・・・ＲＯＭエリア、 １１
，４３・・・２ボ一トＲＡＭエリア、 １２． １４．
３８． ４１・・・ＲＡＭエリア５．１３． １５．
３９． ４２・・・■１０ポートエリア、１７・・・
アドレスバス、１８・・・アドレスレコーダ、１９・・
・Ｄラッチ、２０・・・Ｊ−にフリップフロップ、２１
〜２７・・・ステップ である。 なお、図中、同一符号は同一、又は相当部分を示す。
用した電子計算機を構成するマルチプロセッサシステム
の概略構成を示すブロック図、第２図は第１図のマルチ
プロセッサシステムのソフトウェアを示す説明図、第３
図及び第４図はそれぞれ第１図のマルチプロセッサシス
テムにおけるサブＣＰＵに対する起動信号を説明するた
めの回路構成図、第５図は第１図のマルチプロセッサシ
ステムのメモリ転送手順を示すフローチャート、第６図
は従来の電子計算機を構成するマルチプロセッサシステ
ムの概略構成を示すブロック図、第７図は第６図のマル
チプロセッサシステムのソフトウェアを示す説明図であ
る。 図において１，２８・・・メインＣＰＵ、２．２９・・
・ＲＯＭ、３，６，３０，３４・・・ＲＡＭ、４，７゜
３］、３５・・・Ｉ１０ポート、５，３２・・・サブＣ
ＰＵ、８，３Ｂ・・・２ボ一トＲＡＭ、９・・・起動信
号、１０、 ３７． ４０・・・ＲＯＭエリア、 １１
，４３・・・２ボ一トＲＡＭエリア、 １２． １４．
３８． ４１・・・ＲＡＭエリア５．１３． １５．
３９． ４２・・・■１０ポートエリア、１７・・・
アドレスバス、１８・・・アドレスレコーダ、１９・・
・Ｄラッチ、２０・・・Ｊ−にフリップフロップ、２１
〜２７・・・ステップ である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 電子計算機を構成するマルチプロセッサシステムにおい
て、双方のプロセッサよりアクセスが可能な２ポートＲ
ＡＭと、メインＣＰＵ側のＲＯＭの内容を上記２ポート
ＲＡＭへ転送する手段と、上記メインＣＰＵ側からの起
動信号によりサブＣＰＵ側を動作させ、転送を受けた上
記２ポートＲＡＭの内容を上記サブＣＰＵ側のＲＡＭへ
転送する手段を備えたことを特徴とするメモリ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28887887A JPH01130250A (ja) | 1987-11-16 | 1987-11-16 | メモリ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28887887A JPH01130250A (ja) | 1987-11-16 | 1987-11-16 | メモリ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01130250A true JPH01130250A (ja) | 1989-05-23 |
Family
ID=17735934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28887887A Pending JPH01130250A (ja) | 1987-11-16 | 1987-11-16 | メモリ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01130250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132539U (ja) * | 1991-05-22 | 1992-12-08 | ソニー株式会社 | Ｃｐｕシステム |
| JP2009175904A (ja) * | 2008-01-23 | 2009-08-06 | Alpine Electronics Inc | マルチプロセッサ処理システム |
-
1987
- 1987-11-16 JP JP28887887A patent/JPH01130250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132539U (ja) * | 1991-05-22 | 1992-12-08 | ソニー株式会社 | Ｃｐｕシステム |
| JP2009175904A (ja) * | 2008-01-23 | 2009-08-06 | Alpine Electronics Inc | マルチプロセッサ処理システム |
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