JPH02238628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02238628A JPH02238628A JP5900389A JP5900389A JPH02238628A JP H02238628 A JPH02238628 A JP H02238628A JP 5900389 A JP5900389 A JP 5900389A JP 5900389 A JP5900389 A JP 5900389A JP H02238628 A JPH02238628 A JP H02238628A
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- hole
- insulating film
- oxide film
- cvd oxide
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Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置の製造方法に関し、特に微細なスル
ーホール及びコンタクトホールを形成する方法に関する
。
ーホール及びコンタクトホールを形成する方法に関する
。
近年の半導体装置では、素子の微細化に伴ってスルーホ
ール及びコンタクトホールに１．０μｍ×１．０μｍ以
下のものが要求されている。第４図（ａ）乃至（Ｃ）は
従来のスルーボール及びコンタクトホールを形成する方
法を工程順に示す縦断面図である。
ール及びコンタクトホールに１．０μｍ×１．０μｍ以
下のものが要求されている。第４図（ａ）乃至（Ｃ）は
従来のスルーボール及びコンタクトホールを形成する方
法を工程順に示す縦断面図である。
即ち、同図（ａ）のように、アルミニウム配線１の上に
形成されたＣＶＤ酸化膜２上にフォトレジスト３を塗布
し、このフォトレジスト３にスルーホールパターンを形
成する。
形成されたＣＶＤ酸化膜２上にフォトレジスト３を塗布
し、このフォトレジスト３にスルーホールパターンを形
成する。
次に、同図（ｂ）のように、フォトレジスト３をマスク
にして反応性イオンエッチングによりＣＶＤ酸化膜２を
エッチングし、同図（Ｃ）のようにアルミニウム配線１
に開口部を設けてスルーボール４を形成する。
にして反応性イオンエッチングによりＣＶＤ酸化膜２を
エッチングし、同図（Ｃ）のようにアルミニウム配線１
に開口部を設けてスルーボール４を形成する。
（発明が解決しようとする課題］
上述した従来のスルーホールの形成方法では、スルーホ
ールの開口部の大きさはフォトレジスト３の寸法により
決定され、その微細化に際してはこのフォトレジスト３
のスーホールパターン形成の際のリソグラフィー技術の
解像力により制限される。このため、現在の技術では０
．８μｍＸ０．８μｍ以下に形成することは困難であり
、微細化する上での限界となっている。
ールの開口部の大きさはフォトレジスト３の寸法により
決定され、その微細化に際してはこのフォトレジスト３
のスーホールパターン形成の際のリソグラフィー技術の
解像力により制限される。このため、現在の技術では０
．８μｍＸ０．８μｍ以下に形成することは困難であり
、微細化する上での限界となっている。
また、従来のスルーホールの形成方法では、第４図（ｄ
）のように、スルーホールの断面形状が矩形であるため
、上側配線としての第２アルミニウム配線６をスパッタ
法により形成したときのステップカハレジが悪くなり、
スルーホール抵抗の増大をまねくという問題もある。
）のように、スルーホールの断面形状が矩形であるため
、上側配線としての第２アルミニウム配線６をスパッタ
法により形成したときのステップカハレジが悪くなり、
スルーホール抵抗の増大をまねくという問題もある。
本発明は微細でかつステップカバレジの良いスルーホー
ル及びコンタクトホールを製造可能な方法を提供するこ
とを目的とする。
ル及びコンタクトホールを製造可能な方法を提供するこ
とを目的とする。
本発明の半導体装置の製造方法は、下側導電層上に形成
した絶縁膜をフォトリソグラフィ技術によりパターニン
グして開口する工程と、この開口を覆うように第２の絶
縁膜を形成する工程と、この第２の絶縁膜を異方性エッ
チングして前記開口の内側面に一部残す工程とを含んで
いる。
した絶縁膜をフォトリソグラフィ技術によりパターニン
グして開口する工程と、この開口を覆うように第２の絶
縁膜を形成する工程と、この第２の絶縁膜を異方性エッ
チングして前記開口の内側面に一部残す工程とを含んで
いる。
上述した製造方法では、絶縁膜に設けた開口の内側面に
第２の絶縁膜を残し、この残された第２の絶縁膜によっ
て更に開口寸法の小さなホールが形成できる。また、残
された第２の絶縁膜の断面形状に丸みをつけ、ステップ
ヵハレジを改善する。
第２の絶縁膜を残し、この残された第２の絶縁膜によっ
て更に開口寸法の小さなホールが形成できる。また、残
された第２の絶縁膜の断面形状に丸みをつけ、ステップ
ヵハレジを改善する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｅ）は本発明の一実施例をその工程
順に示す断面図である。
順に示す断面図である。
先ず、第１図（ａ）のように、半導体基板の絶縁膜等の
上に形成されたアルミニウム配線１の上にＣＶＤ酸化膜
２を０．５μｍ成長ずる。また、この上にフォトレジス
ト３を塗布し、０．８μｍ×０．８μｍの大きさのスル
ーホールパターンをリソグラフィー技術により開口する
。
上に形成されたアルミニウム配線１の上にＣＶＤ酸化膜
２を０．５μｍ成長ずる。また、この上にフォトレジス
ト３を塗布し、０．８μｍ×０．８μｍの大きさのスル
ーホールパターンをリソグラフィー技術により開口する
。
次に、同図（ｂ）のように、ＣＦ４ガスを用いた反応性
イオンエッチングにより、前記フォトレジスト３をマス
クにしてＣＶＤ酸化膜２を１５分間エッチングしスルー
ホール４を開口する。しかる後、同図（Ｃ）のようにフ
ォトレジスト３を酸素プラズマを利用したプラズマ剥離
で除去する。
イオンエッチングにより、前記フォトレジスト３をマス
クにしてＣＶＤ酸化膜２を１５分間エッチングしスルー
ホール４を開口する。しかる後、同図（Ｃ）のようにフ
ォトレジスト３を酸素プラズマを利用したプラズマ剥離
で除去する。
次いで、同図（ｄ）のように、前記スルーホール４を覆
うように第２のＣＶＤ酸化膜５を０．１μｍ堆積する。
うように第２のＣＶＤ酸化膜５を０．１μｍ堆積する。
その後、ＣＦ４ガスを用いた反応性イオンエッチングで
３分間異方性エッチングし、同図（ｅ）のように第２の
ＣＶＤ酸化膜５ａをスルーホール４の側壁に一部残した
状態にスルーホール４ａを開口する。
３分間異方性エッチングし、同図（ｅ）のように第２の
ＣＶＤ酸化膜５ａをスルーホール４の側壁に一部残した
状態にスルーホール４ａを開口する。
このように製造されるスルーホール４ａは、第２のＣＶ
Ｄ酸化膜５のエッチングに際しては基板に垂直な方向に
加速された反応性イオンで行われるので、基板に垂直な
方向にしかエッチングが進行せず、したがってスルーホ
ール側壁に残される第２のＣＶＤ酸化膜５ａは垂直な内
面のスルーホールを構成することになる。側壁部に残さ
れたＣＶＤ酸化膜５ａの厚さは０．１μｍであるので、
スルーホール４ａの開口径は０．６μｍＸＱ．５μｍと
なり、従来よりも０．２μｍ小さいスルーホールを開口
することが可能になる。更に微細なスルーホールを開口
するには、第２ＣＶＤ酸化膜５の膜厚を厚くすることに
より容易に実現できる。
Ｄ酸化膜５のエッチングに際しては基板に垂直な方向に
加速された反応性イオンで行われるので、基板に垂直な
方向にしかエッチングが進行せず、したがってスルーホ
ール側壁に残される第２のＣＶＤ酸化膜５ａは垂直な内
面のスルーホールを構成することになる。側壁部に残さ
れたＣＶＤ酸化膜５ａの厚さは０．１μｍであるので、
スルーホール４ａの開口径は０．６μｍＸＱ．５μｍと
なり、従来よりも０．２μｍ小さいスルーホールを開口
することが可能になる。更に微細なスルーホールを開口
するには、第２ＣＶＤ酸化膜５の膜厚を厚くすることに
より容易に実現できる。
また、スルーホールの断面形状は、第１図（ｅ）のよう
に開口上部で丸みをもっているため、第２図のように、
上層配線としての第２アルミニウム配線６をスパッタ形
成したときには、この第２アルミニウム配線６のステッ
プカバレジは良好となる。
に開口上部で丸みをもっているため、第２図のように、
上層配線としての第２アルミニウム配線６をスパッタ形
成したときには、この第２アルミニウム配線６のステッ
プカバレジは良好となる。
第３図は本発明をコンタクトホールの形成に適用した場
合の断面図である。半導体基板１１の表面にＣＶＤ酸化
膜１２が形成されており、このＣＶＤ酸化膜１２にコン
タクトホール１４を開設した後、第２のＣＶＤ酸化膜１
５を形成し、かつこれを異方性エッチングしてその一部
１５ａをコンタクトホール１４内に残すことで、同様の
コンタクトホールが形成できる。
合の断面図である。半導体基板１１の表面にＣＶＤ酸化
膜１２が形成されており、このＣＶＤ酸化膜１２にコン
タクトホール１４を開設した後、第２のＣＶＤ酸化膜１
５を形成し、かつこれを異方性エッチングしてその一部
１５ａをコンタクトホール１４内に残すことで、同様の
コンタクトホールが形成できる。
なお、ＣＶＤ酸化膜１５を反応性イオンエッチング法で
エッチングする際には、シリコン基板に対して高い選択
比が得られるＣＨＦ．ガスを用いる。また、この場合、
開口上部で丸みをもったコンタクトホールが得られるた
め、コンタクトホール開口後に９００”Ｃ〜９５０゜Ｃ
程度の高温の熱処理によりリフローさせていた従来の方
法と同等の形状が低温で実現できる利点がある。
エッチングする際には、シリコン基板に対して高い選択
比が得られるＣＨＦ．ガスを用いる。また、この場合、
開口上部で丸みをもったコンタクトホールが得られるた
め、コンタクトホール開口後に９００”Ｃ〜９５０゜Ｃ
程度の高温の熱処理によりリフローさせていた従来の方
法と同等の形状が低温で実現できる利点がある。
〔発明の効果］
以上説明したように本発明は、下側導電層上に形成した
絶縁膜をフォトリソグラフィ技術により開口し、かつこ
の開口を覆うように第２の絶縁膜を形成し、更にこの第
２の絶縁膜を異方性エッチングして開口の内側面に一部
残してホールを製造しているので、リソグラフィー技術
で得られる最小のホール径よりもはるかに小さいホール
を製造でき、半導体装置の微細化に有効となる。
絶縁膜をフォトリソグラフィ技術により開口し、かつこ
の開口を覆うように第２の絶縁膜を形成し、更にこの第
２の絶縁膜を異方性エッチングして開口の内側面に一部
残してホールを製造しているので、リソグラフィー技術
で得られる最小のホール径よりもはるかに小さいホール
を製造でき、半導体装置の微細化に有効となる。
また、形成されるホールは開口上部で丸みをもっている
ため、この上に形成する上側配線のステンプカハレジが
改善され、ホール抵抗の増大を抑制できる効果もある。
ため、この上に形成する上側配線のステンプカハレジが
改善され、ホール抵抗の増大を抑制できる効果もある。
なお、この開口上部の丸みは高温の熱処理工程を経るこ
となく形成でき、低温プロセスの実現に対しても有効で
ある。
となく形成でき、低温プロセスの実現に対しても有効で
ある。
第１図（ａ）乃至（ｄ）は本発明の一実施例を製造工程
順に示す縦断面図、第２図は第１図で製造された構造に
上側配線を形成した状態を示す縦断面図、第３図は本発
明の他の実施例を示す縦断面図、第４図（ａ）乃至（ｄ
）は従来の製造方法を工程順に示す縦断面図である。 １・・・アルミニウム配線、２・・・ＣＶＤ酸化膜、３
・・・フォトレジスト、４，４ａ・・・コンタクトホー
ル、５ ５ａ・・・第２のＣＶＤ酸化膜、６・・・第
２のアルミニウム配線、１１・・・半導体基板、１２・
・・ＣＶＤ酸化膜、１４・・・コンタクトホール、１５
．１５ａ・・・第２のＣＶＤ酸化膜。 手続主甫正書（方式） 平成 １年 ６月 ２日
順に示す縦断面図、第２図は第１図で製造された構造に
上側配線を形成した状態を示す縦断面図、第３図は本発
明の他の実施例を示す縦断面図、第４図（ａ）乃至（ｄ
）は従来の製造方法を工程順に示す縦断面図である。 １・・・アルミニウム配線、２・・・ＣＶＤ酸化膜、３
・・・フォトレジスト、４，４ａ・・・コンタクトホー
ル、５ ５ａ・・・第２のＣＶＤ酸化膜、６・・・第
２のアルミニウム配線、１１・・・半導体基板、１２・
・・ＣＶＤ酸化膜、１４・・・コンタクトホール、１５
．１５ａ・・・第２のＣＶＤ酸化膜。 手続主甫正書（方式） 平成 １年 ６月 ２日
Claims (1)
- １、下側導電層上に形成した絶縁膜に該下側導電層を露
呈させるホールを開口する方法において、前記絶縁膜を
フォトリソグラフィ技術によりパターニングして開口す
る工程と、この開口を覆うように第２の絶縁膜を形成す
る工程と、この第２の絶縁膜を異方性エッチングして前
記開口の内側面に一部残す工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5900389A JPH02238628A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5900389A JPH02238628A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238628A true JPH02238628A (ja) | 1990-09-20 |
Family
ID=13100678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5900389A Pending JPH02238628A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238628A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190357A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-10 JP JP5900389A patent/JPH02238628A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190357A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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