JPH0223954B2 - - Google Patents
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- JPH0223954B2 JPH0223954B2 JP57033783A JP3378382A JPH0223954B2 JP H0223954 B2 JPH0223954 B2 JP H0223954B2 JP 57033783 A JP57033783 A JP 57033783A JP 3378382 A JP3378382 A JP 3378382A JP H0223954 B2 JPH0223954 B2 JP H0223954B2
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- JP
- Japan
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- output
- flop
- flip
- data
- input
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロコンピユータのようなプロ
セサとランダムアクセス・メモリを使用して構成
されるフアーストイン・フアーストアウト・メモ
リ回路に関する。
セサとランダムアクセス・メモリを使用して構成
されるフアーストイン・フアーストアウト・メモ
リ回路に関する。
従来、フアーストイン・フアーストアウト・メ
モリ回路（以下FIFOメモリと称する）としては
フリツプ・フロツプを多段接続して構成されたも
のが用いられるか、あるいは専用の集積回路が用
いられていた。
モリ回路（以下FIFOメモリと称する）としては
フリツプ・フロツプを多段接続して構成されたも
のが用いられるか、あるいは専用の集積回路が用
いられていた。
しかしながら、フリツプ・フロツプを多段接続
して構成されたものにおいては、FIFOメモリの
段数が多くなるに応じてハードウエア量が多くな
るという不都合があり、またFIFOメモリ用の集
積回路においてもあまり大容量のものは作られて
おらずかつ高価であるため大容量のFIFOメモリ
を得るには多くの集積回路を用いる必要がありハ
ードウエアの価格が上昇するという不都合があつ
た。さらに、いずれの形式のFIFOメモリにおい
ても、いわゆるセンタリング機能を持たせるため
には外部に付加回路を接続する必要があり、した
がつてハードウエア量の増加および価格の上昇を
招くという不都合があつた。すなわち、前記従来
形のFIFOメモリにおいては、ほぼ記憶容量の増
加に比例してハードウエアの価格および実装面積
が増大するという不都合があつた。
して構成されたものにおいては、FIFOメモリの
段数が多くなるに応じてハードウエア量が多くな
るという不都合があり、またFIFOメモリ用の集
積回路においてもあまり大容量のものは作られて
おらずかつ高価であるため大容量のFIFOメモリ
を得るには多くの集積回路を用いる必要がありハ
ードウエアの価格が上昇するという不都合があつ
た。さらに、いずれの形式のFIFOメモリにおい
ても、いわゆるセンタリング機能を持たせるため
には外部に付加回路を接続する必要があり、した
がつてハードウエア量の増加および価格の上昇を
招くという不都合があつた。すなわち、前記従来
形のFIFOメモリにおいては、ほぼ記憶容量の増
加に比例してハードウエアの価格および実装面積
が増大するという不都合があつた。
本発明の目的は、前述の従来形における問題点
にかんがみ、フアーストイン・フアーストアウ
ト・メモリ回路において、ランダムアクセス・メ
モリおよびマイクロコンピユータのようなプロセ
サ・ユニツトを用いるという構想にもとづき、大
容量のFIFOメモリを低価格で実現できるように
し、FIFOメモリの容量増加に対する実装面積の
増加を抑えかつFIFOメモリにセンタリング機能
およびデータ加工機能等の各種機能の付加ができ
るようにすることにある。
にかんがみ、フアーストイン・フアーストアウ
ト・メモリ回路において、ランダムアクセス・メ
モリおよびマイクロコンピユータのようなプロセ
サ・ユニツトを用いるという構想にもとづき、大
容量のFIFOメモリを低価格で実現できるように
し、FIFOメモリの容量増加に対する実装面積の
増加を抑えかつFIFOメモリにセンタリング機能
およびデータ加工機能等の各種機能の付加ができ
るようにすることにある。
本発明は、入力データが一時的に格納される入
力バツフア、該入力バツフアからのデータを順次
記憶するランダムアクセス・メモリ、該ランダム
アクセス・メモリからの読み出しデータが一時的
に格納される出力バツフア、該入力バツフアから
該ランダムアクセス・メモリへのおよび該ランダ
ムアクセス・メモリから該出力バツフアへのデー
タ転送の制御を行なうプロセサユニツト、シフト
イン・クロツクの印加によつてセツトされるシフ
トイン監視用フリツプ・フロツプ、シフトアウ
ト・クロツクの印加によつてセツトされるシフト
アウト監視用フリツプ・フロツプ、および、それ
ぞれ入力が可能である旨および出力が可能である
旨の表示を行なう入力レデイ制御用フリツプ・フ
ロツプ、および出力レデイ制御用フリツプ・フロ
ツプを具備し、該プロセサユニツトは該ランダム
アクセス・メモリの記憶エリアの空きがあれば該
入力レデイ制御用フリツプ・フロツプを入力可能
状態にセツトし、シフトイン・クロツクが印加さ
れてシフトイン監視用フリツプ・フロツプがセツ
トされると該入力バツフアからのデータを該ラン
ダムアクセス・メモリの最も出力側に近い空きエ
リアに書き込み、該ランダムアクセス・メモリの
記憶エリアにデータが記憶されておれば該出力レ
デイ制御用フリツプ・フロツプを出力可能状態に
セツトし、シフトアウト・クロツクが印加されて
該シフトアウト監視用フリツプ・フロツプがセツ
トされると該ランダムアクセス・メモリ内の最も
出力側に近い記憶エリアに記憶されたデータを該
出力バツフアに読み出しかつその他の記憶エリア
に記憶されたデータを出力側に転送することを特
徴とする。
力バツフア、該入力バツフアからのデータを順次
記憶するランダムアクセス・メモリ、該ランダム
アクセス・メモリからの読み出しデータが一時的
に格納される出力バツフア、該入力バツフアから
該ランダムアクセス・メモリへのおよび該ランダ
ムアクセス・メモリから該出力バツフアへのデー
タ転送の制御を行なうプロセサユニツト、シフト
イン・クロツクの印加によつてセツトされるシフ
トイン監視用フリツプ・フロツプ、シフトアウ
ト・クロツクの印加によつてセツトされるシフト
アウト監視用フリツプ・フロツプ、および、それ
ぞれ入力が可能である旨および出力が可能である
旨の表示を行なう入力レデイ制御用フリツプ・フ
ロツプ、および出力レデイ制御用フリツプ・フロ
ツプを具備し、該プロセサユニツトは該ランダム
アクセス・メモリの記憶エリアの空きがあれば該
入力レデイ制御用フリツプ・フロツプを入力可能
状態にセツトし、シフトイン・クロツクが印加さ
れてシフトイン監視用フリツプ・フロツプがセツ
トされると該入力バツフアからのデータを該ラン
ダムアクセス・メモリの最も出力側に近い空きエ
リアに書き込み、該ランダムアクセス・メモリの
記憶エリアにデータが記憶されておれば該出力レ
デイ制御用フリツプ・フロツプを出力可能状態に
セツトし、シフトアウト・クロツクが印加されて
該シフトアウト監視用フリツプ・フロツプがセツ
トされると該ランダムアクセス・メモリ内の最も
出力側に近い記憶エリアに記憶されたデータを該
出力バツフアに読み出しかつその他の記憶エリア
に記憶されたデータを出力側に転送することを特
徴とする。
以下図面を用いて本発明の実施例を説明する。
FIFOメモリは書き込まれた順にデータの読み出
しを行なう記憶装置であつて、例えば互に同期し
ない２つの機器間でデータを授受する場合のバツ
フアメモリとして用いられる。あるいは第１図に
示すように、高速出力機器１と低速出力機器５と
の間のバツフアメモリとして用いられデータ伝送
速度の変換等を行なうことができる。また、第１
図においてはFIFOメモリ２にはフアーストイ
ン・フアーストアウトメモリ動作を行なうメモリ
回路部３の他に、センタリング機能部４が設けら
れ、FIFOメモリ２が常に該FIFOメモリ２の全記
憶エリアの内の半分程度の領域にデータが記憶さ
れた状態で動作するように制御する。なお、第１
図において高速出力機器１と低速出力機器５とが
逆になるような場合にもFIFOメモリ２によつて
バツフアリングを行なうことが可能である。
FIFOメモリは書き込まれた順にデータの読み出
しを行なう記憶装置であつて、例えば互に同期し
ない２つの機器間でデータを授受する場合のバツ
フアメモリとして用いられる。あるいは第１図に
示すように、高速出力機器１と低速出力機器５と
の間のバツフアメモリとして用いられデータ伝送
速度の変換等を行なうことができる。また、第１
図においてはFIFOメモリ２にはフアーストイ
ン・フアーストアウトメモリ動作を行なうメモリ
回路部３の他に、センタリング機能部４が設けら
れ、FIFOメモリ２が常に該FIFOメモリ２の全記
憶エリアの内の半分程度の領域にデータが記憶さ
れた状態で動作するように制御する。なお、第１
図において高速出力機器１と低速出力機器５とが
逆になるような場合にもFIFOメモリ２によつて
バツフアリングを行なうことが可能である。
第２図は、本発明の１実施例に係るFIFOメモ
リの構成を示す。同図のFIFOメモリは、ランダ
ムアクセス・メモリ２１、マイクロプロセサ等で
構成されるプロセサ・ユニツト２２、入力データ
Diのビツト数例えば８ビツトの容量の入力バツ
フア２３、入力バツフア２３と同容量の出力バツ
フア２４、シフトイン監視用フリツプ・フロツプ
２５、シフトアウト監視用フリツプ・フロツプ２
６、入力レデイ制御用フリツプ・フロツプ２７お
よび出力レデイ制御用フリツプ・フロツプ２８を
具備する。
リの構成を示す。同図のFIFOメモリは、ランダ
ムアクセス・メモリ２１、マイクロプロセサ等で
構成されるプロセサ・ユニツト２２、入力データ
Diのビツト数例えば８ビツトの容量の入力バツ
フア２３、入力バツフア２３と同容量の出力バツ
フア２４、シフトイン監視用フリツプ・フロツプ
２５、シフトアウト監視用フリツプ・フロツプ２
６、入力レデイ制御用フリツプ・フロツプ２７お
よび出力レデイ制御用フリツプ・フロツプ２８を
具備する。
このような構成を有するFIFOメモリに書き込
みを行なうには、入力可能状態を示す入力レデイ
制御用フリツプ・フロツプ２７の出力である入力
レデイ信号iRが例えば高レベルである場合に、
該FIFOメモリに入力データDiとともにシフトイ
ン・クロツクSiを入力することによつて行なわれ
る。また、読み出しを行なうには出力可能状態を
示す出力レデイ制御用フリツプ・フロツプ２８の
出力である出力レデイ信号が例えば高レベルであ
る場合に該FIFOメモリにシフトアウト・クロツ
クSoを印加することによつて出力バツフア２４
から出力データDoが得られる。
みを行なうには、入力可能状態を示す入力レデイ
制御用フリツプ・フロツプ２７の出力である入力
レデイ信号iRが例えば高レベルである場合に、
該FIFOメモリに入力データDiとともにシフトイ
ン・クロツクSiを入力することによつて行なわれ
る。また、読み出しを行なうには出力可能状態を
示す出力レデイ制御用フリツプ・フロツプ２８の
出力である出力レデイ信号が例えば高レベルであ
る場合に該FIFOメモリにシフトアウト・クロツ
クSoを印加することによつて出力バツフア２４
から出力データDoが得られる。
次に、上述の構成になるFIFOメモリの動作を
説明する。該FIFOメモリに入力データDiとシフ
トイン・クロツクSiが入力されると、該入力デー
タDiが入力バツフア２３に格納されるとともに、
シフトイン・クロツクSiによつてシフトイン監視
用フリツプ・フロツプ２５がセツトされる。プロ
セサ・ユニツト２２はシフトイン監視用フリツ
プ・フロツプ２５がセツトされたことを検知する
と、入力バツフア２３内のデータをランダムアク
セス・メモリ２１に転送する。この場合、プロセ
サ・ユニツト２２はランダムアクセス・メモリ２
１の記憶状態を調べ、入力バツフア２３からのデ
ータを該メモリ２１の最も出力側に近い空き番地
に書き込む。もし、該メモリ２１の記憶エリアが
全て空き状態であれば、入力バツフア２３からの
データは出力バツフア２４に転送される。また、
プロセサ・ユニツト２２は出力バツフア２４にデ
ータが書き込まれておれば出力レデイ制御用フリ
ツプ・フロツプ２８をセツトして出力レデイ信号
oRを出力すると共に、ランダムアクセス・メモ
リ２１の記憶エリアに空きがあれば入力レデイ制
御用フリツプ・フロツプ２７をセツトして入力レ
デイ信号iRを出力する。FIFOメモリの出力側に
接続された外部機器が出力レデイ信号oRをみて
シフトアウト・クロツクSoを印加すると、出力
バツフア２４から該シフトアウト・クロツクSo
のタイミングで出力データDoが取り出される。
このとき該シフトアウトクロツクSoによりシフ
トアウト監視用フリツプ・フロツプ２６がセツト
される。プロセサ・ユニツト２２はシフトアウト
監視用フリツプ・フロツプ２６がセツトされる
と、出力バツフア２４からデータが読み出された
と判断し、次のデータとしてランダムアクセス・
メモリ２１の最も出力側の領域に記憶されたデー
タを該出力バツフア２４に転送するとともに、該
メモリ２１内の記憶データをすべて出力段側に１
段ずつシフトする。また、ランダムアクセス・メ
モリ２１の記憶エリアがすべて満されるとプロセ
サ・ユニツトは入力レデイ制御用フリツプ・フロ
ツプ２７をリセツトするとともに、入力バツフア
２３へのデータ入力を禁止する。この場合、入力
バツフア２３へのデータ入力の禁止は入力レデイ
制御用フリツプ・フロツプ２７の出力によつて、
入力バツフア２３のデータ入力側に設けたアンド
回路等のゲート回路を直接開閉することも可能で
ある。
説明する。該FIFOメモリに入力データDiとシフ
トイン・クロツクSiが入力されると、該入力デー
タDiが入力バツフア２３に格納されるとともに、
シフトイン・クロツクSiによつてシフトイン監視
用フリツプ・フロツプ２５がセツトされる。プロ
セサ・ユニツト２２はシフトイン監視用フリツ
プ・フロツプ２５がセツトされたことを検知する
と、入力バツフア２３内のデータをランダムアク
セス・メモリ２１に転送する。この場合、プロセ
サ・ユニツト２２はランダムアクセス・メモリ２
１の記憶状態を調べ、入力バツフア２３からのデ
ータを該メモリ２１の最も出力側に近い空き番地
に書き込む。もし、該メモリ２１の記憶エリアが
全て空き状態であれば、入力バツフア２３からの
データは出力バツフア２４に転送される。また、
プロセサ・ユニツト２２は出力バツフア２４にデ
ータが書き込まれておれば出力レデイ制御用フリ
ツプ・フロツプ２８をセツトして出力レデイ信号
oRを出力すると共に、ランダムアクセス・メモ
リ２１の記憶エリアに空きがあれば入力レデイ制
御用フリツプ・フロツプ２７をセツトして入力レ
デイ信号iRを出力する。FIFOメモリの出力側に
接続された外部機器が出力レデイ信号oRをみて
シフトアウト・クロツクSoを印加すると、出力
バツフア２４から該シフトアウト・クロツクSo
のタイミングで出力データDoが取り出される。
このとき該シフトアウトクロツクSoによりシフ
トアウト監視用フリツプ・フロツプ２６がセツト
される。プロセサ・ユニツト２２はシフトアウト
監視用フリツプ・フロツプ２６がセツトされる
と、出力バツフア２４からデータが読み出された
と判断し、次のデータとしてランダムアクセス・
メモリ２１の最も出力側の領域に記憶されたデー
タを該出力バツフア２４に転送するとともに、該
メモリ２１内の記憶データをすべて出力段側に１
段ずつシフトする。また、ランダムアクセス・メ
モリ２１の記憶エリアがすべて満されるとプロセ
サ・ユニツトは入力レデイ制御用フリツプ・フロ
ツプ２７をリセツトするとともに、入力バツフア
２３へのデータ入力を禁止する。この場合、入力
バツフア２３へのデータ入力の禁止は入力レデイ
制御用フリツプ・フロツプ２７の出力によつて、
入力バツフア２３のデータ入力側に設けたアンド
回路等のゲート回路を直接開閉することも可能で
ある。
上述のFIFOメモリにセンタリング機能を付加
する場合は、プロセサ・ユニツトの制御により、
ランダムアクセス・メモリ２１内に該メモリ２１
の記憶容量の1/2の領域にデータが書き込まれる
まで出力レデイ制御用フリツプ・フロツプ２８を
セツトしないようにし、該メモリ２１の1/2の領
域までデータが書き込まれた場合に出力レデイ制
御用フリツプ・フロツプ２８をセツトして出力レ
デイ信号oRを出力するようにすればよい。この
場合、該出力レデイ制御用フリツプ・フロツプ２
８がセツトされた時点でセンタリングは完了し、
以後は通常の出力動作が行なわれる。
する場合は、プロセサ・ユニツトの制御により、
ランダムアクセス・メモリ２１内に該メモリ２１
の記憶容量の1/2の領域にデータが書き込まれる
まで出力レデイ制御用フリツプ・フロツプ２８を
セツトしないようにし、該メモリ２１の1/2の領
域までデータが書き込まれた場合に出力レデイ制
御用フリツプ・フロツプ２８をセツトして出力レ
デイ信号oRを出力するようにすればよい。この
場合、該出力レデイ制御用フリツプ・フロツプ２
８がセツトされた時点でセンタリングは完了し、
以後は通常の出力動作が行なわれる。
また、上述のFIFOメモリにデータ加工機能を
付加することも可能である。例えば入力データ
Diが純２進数である場合にこれをBCD数に変換
して出力データDoとすることも可能である。こ
の場合は、入力バツフア２３に入力されたデータ
に対してプロセサ・ユニツト２２内の演算回路に
よつて必要なデータ加工を施した後ランダムアク
セス・メモリ２１に転送すればよく、その他の動
作は上述した入力動作と同じでよい。あるいは、
ランダムアクセス・メモリ２１から出力バツフア
２４に転送する場合にプロセサ・ユニツト２２に
よつてデータ加工を行なうことも可能である。
付加することも可能である。例えば入力データ
Diが純２進数である場合にこれをBCD数に変換
して出力データDoとすることも可能である。こ
の場合は、入力バツフア２３に入力されたデータ
に対してプロセサ・ユニツト２２内の演算回路に
よつて必要なデータ加工を施した後ランダムアク
セス・メモリ２１に転送すればよく、その他の動
作は上述した入力動作と同じでよい。あるいは、
ランダムアクセス・メモリ２１から出力バツフア
２４に転送する場合にプロセサ・ユニツト２２に
よつてデータ加工を行なうことも可能である。
したがつて、本発明によれば、ランダムアクセ
ス・メモリ２１の容量を大きくすることにより、
きわめて大容量のFIFOメモリを構成することが
可能であり、マイクロプロセツサおよびランダム
アクセス・メモリは市販の安価なものが使用でき
るため、従来のフリツプ・フロツプを多段接続す
るFIFOメモリ等に比して単位容量あたりの価格
を低下させることができるとともに実装面積を小
さくすることが可能である。さらに、本発明によ
れば特別の外部回路を付加することなくプロセ
サ・ユニツトの制御によつてセンタリング機能お
よびデータ加工機能等を付加することができるた
め、各種機能を付加してもFIFOメモリの価格が
あまり上昇することなくかつ実装面積も増加しな
い。
ス・メモリ２１の容量を大きくすることにより、
きわめて大容量のFIFOメモリを構成することが
可能であり、マイクロプロセツサおよびランダム
アクセス・メモリは市販の安価なものが使用でき
るため、従来のフリツプ・フロツプを多段接続す
るFIFOメモリ等に比して単位容量あたりの価格
を低下させることができるとともに実装面積を小
さくすることが可能である。さらに、本発明によ
れば特別の外部回路を付加することなくプロセ
サ・ユニツトの制御によつてセンタリング機能お
よびデータ加工機能等を付加することができるた
め、各種機能を付加してもFIFOメモリの価格が
あまり上昇することなくかつ実装面積も増加しな
い。
第１図は、FIFOメモリの使用例を示す概略的
ブロツク回路図、そして第２図は、本発明の１実
施例に係るFIFOメモリの構成を示すブロツク回
路図である。 １……高速出力機器、２……FIFOメモリ、３
……メモリ回路部、４……センタリング機能部、
５……低速出力機器、２１……ランダムアクセ
ス・メモリ、２２……プロセサ・ユニツト、２３
……入力バツフア、２４……出力バツフア、２５
……シフトイン監視用フリツプ・フロツプ、２６
……シフトアウト監視用フリツプ・フロツプ、２
７……入力レデイ制御用フリツプ・フロツプ、２
８……出力レデイ制御用フリツプ・フロツプ。
ブロツク回路図、そして第２図は、本発明の１実
施例に係るFIFOメモリの構成を示すブロツク回
路図である。 １……高速出力機器、２……FIFOメモリ、３
……メモリ回路部、４……センタリング機能部、
５……低速出力機器、２１……ランダムアクセ
ス・メモリ、２２……プロセサ・ユニツト、２３
……入力バツフア、２４……出力バツフア、２５
……シフトイン監視用フリツプ・フロツプ、２６
……シフトアウト監視用フリツプ・フロツプ、２
７……入力レデイ制御用フリツプ・フロツプ、２
８……出力レデイ制御用フリツプ・フロツプ。
Claims (1)
- １ 入力データが一時的に格納される入力バツフ
ア、該入力バツフアからのデータを順次記憶する
ランダムアクセス・メモリ、該ランダムアクセ
ス・メモリからの読み出しデータが一時的に格納
される出力バツフア、該入力バツフアから該ラン
ダムアクセス・メモリへのおよび該ランダムアク
セス・メモリから該出力バツフアへのデータ転送
の制御を行なうプロセサユニツト、シフトイン・
クロツクの印加によつてセツトされるシフトイン
監視用フリツプ・フロツプ、シフトアウト・クロ
ツクの印加によつてセツトされるシフトアウト監
視用フリツプ・フロツプ、および、それぞれ入力
が可能である旨および出力が可能である旨の表示
を行なう入力レデイ制御用フリツプ・フロツプお
よび出力レデイ制御用フリツプ・フロツプを具備
し、該プロセサユニツトは該ランダムアクセス・
メモリの記憶エリアの空きがあれば該入力レデイ
制御用フリツプ・フロツプを入力可能状態にセツ
トし、シフトイン・クロツクが印加されてシフト
イン監視用フリツプ・フロツプがセツトされると
該入力バツフアからのデータを該ランダムアクセ
ス・メモリの最も出力側に近い空きエリアに書き
込み、該ランダムアクセス・メモリの記憶エリア
にデータが記憶されておれば該出力レデイ制御用
フリツプ・フロツプを出力可能状態にセツトし、
シフトアウト・クロツクが印加されて該シフトア
ウト監視用フリツプ・フロツプがセツトされると
該ランダムアクセス・メモリ内の最も出力側に近
い記憶エリアに記憶されたデータを該出力バツフ
アに読み出しかつその他の記憶エリアに記憶され
たデータを出力側に転送することを特徴とするフ
アーストイン・フアーストアウト・メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033783A JPS58153289A (ja) | 1982-03-05 | 1982-03-05 | フア−ストイン・フア−ストアウト・メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033783A JPS58153289A (ja) | 1982-03-05 | 1982-03-05 | フア−ストイン・フア−ストアウト・メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58153289A JPS58153289A (ja) | 1983-09-12 |
| JPH0223954B2 true JPH0223954B2 (ja) | 1990-05-25 |
Family
ID=12396057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57033783A Granted JPS58153289A (ja) | 1982-03-05 | 1982-03-05 | フア−ストイン・フア−ストアウト・メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58153289A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2501204B2 (ja) * | 1986-10-22 | 1996-05-29 | 日本電気株式会社 | 半導体メモリ |
| JPS63155498A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
-
1982
- 1982-03-05 JP JP57033783A patent/JPS58153289A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58153289A (ja) | 1983-09-12 |
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