JPS6127785B2 - - Google Patents
Info
- Publication number
- JPS6127785B2 JPS6127785B2 JP57184246A JP18424682A JPS6127785B2 JP S6127785 B2 JPS6127785 B2 JP S6127785B2 JP 57184246 A JP57184246 A JP 57184246A JP 18424682 A JP18424682 A JP 18424682A JP S6127785 B2 JPS6127785 B2 JP S6127785B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- output
- cpu
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、コンピユータ制御装置の処理能力を
向上させるために、複数個のマイクロプロセツサ
（CPU）を備え、共有のメモリにより相互のデー
タ転送を行なうデータ転送方式に関するものであ
り、その目的とするところは、メモリ制御をクロ
ツク信号によつてサンプリングすることにより回
路を簡略化し、回路の信頼性向上と部品点数の削
減を可能にしたデータ転送方式を提供することで
ある。
向上させるために、複数個のマイクロプロセツサ
（CPU）を備え、共有のメモリにより相互のデー
タ転送を行なうデータ転送方式に関するものであ
り、その目的とするところは、メモリ制御をクロ
ツク信号によつてサンプリングすることにより回
路を簡略化し、回路の信頼性向上と部品点数の削
減を可能にしたデータ転送方式を提供することで
ある。
一般に２個のCPUを用いた装置ではそれぞれ
のCPUから出力するアクセス信号により、共有
メモリの占有制御を行なつているが、アクセス信
号は第１図に示す様にアクセスしていない状態
１，アクセス開始状態２，アクセス状態３、アク
セス完了状態４の４状態がある。１つのCPUの
アクセス状態が４状態あるため、CPUが２個場
合には組合せにより16状態となり、制御方法及び
制御回路は複雑化して信頼性・組立作業において
種々の問題点があつた。
のCPUから出力するアクセス信号により、共有
メモリの占有制御を行なつているが、アクセス信
号は第１図に示す様にアクセスしていない状態
１，アクセス開始状態２，アクセス状態３、アク
セス完了状態４の４状態がある。１つのCPUの
アクセス状態が４状態あるため、CPUが２個場
合には組合せにより16状態となり、制御方法及び
制御回路は複雑化して信頼性・組立作業において
種々の問題点があつた。
本発明は上記欠点を解消するために、クロツク
信号を使用してサンプリングすることにより各状
態を固定化し、その制御を簡略化している。固定
した状態とは後述する３状態であり、以下図面に
従つて本発明の実施例を説明する。
信号を使用してサンプリングすることにより各状
態を固定化し、その制御を簡略化している。固定
した状態とは後述する３状態であり、以下図面に
従つて本発明の実施例を説明する。
第２図は２個のCPUを持つ装置のデータ転送
回路を示す回路図であり、５，６はCPU、７は
CPU５，６に共有されるメモリ８へのデータ書
込み，読出しのためのメモリコントロール、９，
１０，１１，１２はCPU５，６のデータバス及
びアドレスバス用のゲート回路、１３はCPU
５，６及びメモリコントロール７へクロツク信号
を供給するクロツク発生器である。メモリコント
ロール７はCPU５，６のアクセス信号
（MREQA，MREQB）にもとずいて、ゲート回
路９，１１を開く信号（OPENA）、及びゲート
回路１０，１２を開く信号（OPENB）を出力し
ている。OPENAが出力されるとメモリ８はCPU
５に占有され、OPENBが出力されるとメモリ８
はCPU６に占有されることになる。また、メモ
リコントロール７から出力される信号
（WAITA，WAITB）はCPU５，６が同時にアク
セス信号を出力した場合に、CPU５またはCPU
６を待機させるための信号である。その動作は
CPU５からMREQAがメモリコントロール７へ出
力されると、メモリコントロール７からOPENA
を出力し、ゲート回路９，１１を開き、CPU５
からの書込み信号（WRA）あるいは読出し信号
（RDA）によつてメモリ８へデータを書込み、あ
るいは読出しのためのアドレスを転送し、CPU
５がメモリ８を占有する。また、CPU６から
MREQBが出力されると、メモリコントロール７
からOPENBを出力し、上記同様にCPU６がメモ
リ８を占有する。さらに、CPU５，６から同時
にアクセス信号（MREQA，MREQB）が出力さ
れると、メモリコントロール７に予めCPU５，
６の一方を優先するように設定しておき優先する
CPUにメモリ８を占有させるようにする。例え
ば、CPU５を優先させた場合にはメモリコント
ロール７からOPENBおよびWAITAを出力し、
CPU６にメモリ８を占有させる様にする。
回路を示す回路図であり、５，６はCPU、７は
CPU５，６に共有されるメモリ８へのデータ書
込み，読出しのためのメモリコントロール、９，
１０，１１，１２はCPU５，６のデータバス及
びアドレスバス用のゲート回路、１３はCPU
５，６及びメモリコントロール７へクロツク信号
を供給するクロツク発生器である。メモリコント
ロール７はCPU５，６のアクセス信号
（MREQA，MREQB）にもとずいて、ゲート回
路９，１１を開く信号（OPENA）、及びゲート
回路１０，１２を開く信号（OPENB）を出力し
ている。OPENAが出力されるとメモリ８はCPU
５に占有され、OPENBが出力されるとメモリ８
はCPU６に占有されることになる。また、メモ
リコントロール７から出力される信号
（WAITA，WAITB）はCPU５，６が同時にアク
セス信号を出力した場合に、CPU５またはCPU
６を待機させるための信号である。その動作は
CPU５からMREQAがメモリコントロール７へ出
力されると、メモリコントロール７からOPENA
を出力し、ゲート回路９，１１を開き、CPU５
からの書込み信号（WRA）あるいは読出し信号
（RDA）によつてメモリ８へデータを書込み、あ
るいは読出しのためのアドレスを転送し、CPU
５がメモリ８を占有する。また、CPU６から
MREQBが出力されると、メモリコントロール７
からOPENBを出力し、上記同様にCPU６がメモ
リ８を占有する。さらに、CPU５，６から同時
にアクセス信号（MREQA，MREQB）が出力さ
れると、メモリコントロール７に予めCPU５，
６の一方を優先するように設定しておき優先する
CPUにメモリ８を占有させるようにする。例え
ば、CPU５を優先させた場合にはメモリコント
ロール７からOPENBおよびWAITAを出力し、
CPU６にメモリ８を占有させる様にする。
第３図は第２図のメモリコントロール７の詳細
を示す回路図であり、１４はＤタイプのフリツプ
フロツプ、１５〜１８，２１はアンドゲート、１
９，２０はノツトゲートであり、アンドゲート２
１の一方の入力端子にクロツク発生器１３からク
ロツク信号Φが入力され、フリツプフロツプ１４
及びアンドゲート１５，１６にはCPU５から
MREQA、アンドゲート１７，１８の一方の入力
端子にはCPU６からMREQBが入力され、アンド
ゲート１５〜１８の出力からそれぞれOPENA，
WAITA，OPENB，WAITBが出力される。CPU
５，６からのアクセス信号（MREQA，
MREQB）が出力されていない状態（MREQA＝
０、MREQB＝０）でフリツプフロツプ１４の出
力は“０”になつている。このためアンドゲート
１５〜１８の出力は“０”となり、ゲート回路９
〜１２は閉じられてメモリ８はCPU５，６から
切り離された状態になる。この状態が第４図の状
態Ａである。次に、CPU５からMREQAが出力さ
れた場合（MREQA＝１）フリツプフロツプ１４
の出力信号Ｑはアンドゲート２１の出力（信号
Φ）の立ち上りより“１”となり、アンドゲート
１５の出力は“１”となつて、メモリ８はCPU
５に占有されることになる（第４図の状態Ｂ）。
また、このときCPU６からMREQBが出力される
（MREQB＝１）と、アンドゲート１８の出力信
号（WAITB）が“１”になり、CPU６を待機状
態にさせる。フリツプフロツプ１４は信号Φによ
りMREQAをサンプリングしてMREQAが“０”
になるまでサンプリングされた信号を出力する。
MREQAが“０”になると第４図の状態Ａにもど
る。次に、MREQBが“１”になると、アンドゲ
ート１７の出力信号（OPENB）が“１”とな
り、メモリ８はCPU６占有される。この状態が
第４図の状態Ｃである。また、このときMREQA
が“１”になつても、OPENBが“１”のためノ
ツトゲート２０の出力は“０”でありアンドゲー
ト２１の出力信号Φは出力されず、MREQAの信
号によるサンプリングを停止する。また、
MREQAが“１”になると、アンドゲート１６の
出力信号（WAITA）はノツトゲート１９の出力
が“１”であるため“１”になり、CPU５を待
機状態にさせ、MREQBが“０”になるまで継続
待機させる。MREQBが“０”になると、アンド
ゲート２１ののノツトゲート２０を介した入力が
“１”となつて信号Φの出力を開始し、第４図の
状態Ｂになり、メモリ８はCPU５に占有され
る。MREQAとMREQBが同時に“１”になつた
場合は、フリツプフロツプ１４の出力が“０”の
ため、信号Φを止める動作が早く動き上述の状態
Ｃになる。
を示す回路図であり、１４はＤタイプのフリツプ
フロツプ、１５〜１８，２１はアンドゲート、１
９，２０はノツトゲートであり、アンドゲート２
１の一方の入力端子にクロツク発生器１３からク
ロツク信号Φが入力され、フリツプフロツプ１４
及びアンドゲート１５，１６にはCPU５から
MREQA、アンドゲート１７，１８の一方の入力
端子にはCPU６からMREQBが入力され、アンド
ゲート１５〜１８の出力からそれぞれOPENA，
WAITA，OPENB，WAITBが出力される。CPU
５，６からのアクセス信号（MREQA，
MREQB）が出力されていない状態（MREQA＝
０、MREQB＝０）でフリツプフロツプ１４の出
力は“０”になつている。このためアンドゲート
１５〜１８の出力は“０”となり、ゲート回路９
〜１２は閉じられてメモリ８はCPU５，６から
切り離された状態になる。この状態が第４図の状
態Ａである。次に、CPU５からMREQAが出力さ
れた場合（MREQA＝１）フリツプフロツプ１４
の出力信号Ｑはアンドゲート２１の出力（信号
Φ）の立ち上りより“１”となり、アンドゲート
１５の出力は“１”となつて、メモリ８はCPU
５に占有されることになる（第４図の状態Ｂ）。
また、このときCPU６からMREQBが出力される
（MREQB＝１）と、アンドゲート１８の出力信
号（WAITB）が“１”になり、CPU６を待機状
態にさせる。フリツプフロツプ１４は信号Φによ
りMREQAをサンプリングしてMREQAが“０”
になるまでサンプリングされた信号を出力する。
MREQAが“０”になると第４図の状態Ａにもど
る。次に、MREQBが“１”になると、アンドゲ
ート１７の出力信号（OPENB）が“１”とな
り、メモリ８はCPU６占有される。この状態が
第４図の状態Ｃである。また、このときMREQA
が“１”になつても、OPENBが“１”のためノ
ツトゲート２０の出力は“０”でありアンドゲー
ト２１の出力信号Φは出力されず、MREQAの信
号によるサンプリングを停止する。また、
MREQAが“１”になると、アンドゲート１６の
出力信号（WAITA）はノツトゲート１９の出力
が“１”であるため“１”になり、CPU５を待
機状態にさせ、MREQBが“０”になるまで継続
待機させる。MREQBが“０”になると、アンド
ゲート２１ののノツトゲート２０を介した入力が
“１”となつて信号Φの出力を開始し、第４図の
状態Ｂになり、メモリ８はCPU５に占有され
る。MREQAとMREQBが同時に“１”になつた
場合は、フリツプフロツプ１４の出力が“０”の
ため、信号Φを止める動作が早く動き上述の状態
Ｃになる。
上記の様に、本発明は１個のフリツプフロツプ
と、５個のアンドゲート，２個のノツトゲートに
よつてメモリコントロールを構成し、一方の
CPUからのメモリのアクセス信号を、他方の
CPUからのアクセス信号に基づく信号とクロツ
ク信号とのアンド信号の立上りもしくは立下がり
に同期して、フリツプフロツプによりサンプリン
グし、他方のCPUからのアクセス信号に基づく
信号で、そのサンプリングを停止させることによ
つて、１個のメモリを２個のCPUで共有できる
ように制御し、その制御回路は従来の16状態の制
御から、前述Ａ，Ｂ，Ｃの３状態の制御になるこ
とによつて、簡素化され、しかも部品点数が削減
できて回路部品の管理も容易となり、回路の信頼
性が向上する等のきわめて大きな効果を奏する。
更に、アクセス信号等の信号線に外部から細いパ
ルスが入つた時においても、誤動作を生じること
がなく、外部ノイズに強い回路が実現出来る。
と、５個のアンドゲート，２個のノツトゲートに
よつてメモリコントロールを構成し、一方の
CPUからのメモリのアクセス信号を、他方の
CPUからのアクセス信号に基づく信号とクロツ
ク信号とのアンド信号の立上りもしくは立下がり
に同期して、フリツプフロツプによりサンプリン
グし、他方のCPUからのアクセス信号に基づく
信号で、そのサンプリングを停止させることによ
つて、１個のメモリを２個のCPUで共有できる
ように制御し、その制御回路は従来の16状態の制
御から、前述Ａ，Ｂ，Ｃの３状態の制御になるこ
とによつて、簡素化され、しかも部品点数が削減
できて回路部品の管理も容易となり、回路の信頼
性が向上する等のきわめて大きな効果を奏する。
更に、アクセス信号等の信号線に外部から細いパ
ルスが入つた時においても、誤動作を生じること
がなく、外部ノイズに強い回路が実現出来る。
第１図はCPUのアクセス信号のタイムチヤー
ト、第２図は本発明によるデータ転送方式を示す
回路図、第３図は第１図のメモリコントロールの
詳細を示す回路図、第４図はメモリコントロール
の信号状態を示すタイムチヤートである。 ５，６…CPU、７…メモリコントロール、８
…メモリ、９，１０，１１，１２…ゲート回路、
１３…クロツク発生器、１４…フリツプフロツ
プ、１５，１６，１７，１８，２１…アンドゲー
ト、１９，２０…ノツトゲート。
ト、第２図は本発明によるデータ転送方式を示す
回路図、第３図は第１図のメモリコントロールの
詳細を示す回路図、第４図はメモリコントロール
の信号状態を示すタイムチヤートである。 ５，６…CPU、７…メモリコントロール、８
…メモリ、９，１０，１１，１２…ゲート回路、
１３…クロツク発生器、１４…フリツプフロツ
プ、１５，１６，１７，１８，２１…アンドゲー
ト、１９，２０…ノツトゲート。
Claims (1)
- １ 複数個のマイクロプロセツサにより共有され
たメモリを設け、該メモリとのデータ転送を行な
う際、一方のマイクロプロセツサからのメモリへ
のアクセス信号を、他方のマイクロプロセツサか
らのアクセス信号に基づく信号とクロツク信号と
のアンド信号の立上りもしくは立下がりに同期し
て、フリツプフロツプによりサンプリングし、上
記他方のマイクロプロセツサからのアクセス信号
に基づく信号でそのサンプリングを停止させて共
有メモリを制御することを特徴とするデータ転送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424682A JPS5972552A (ja) | 1982-10-20 | 1982-10-20 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424682A JPS5972552A (ja) | 1982-10-20 | 1982-10-20 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972552A JPS5972552A (ja) | 1984-04-24 |
| JPS6127785B2 true JPS6127785B2 (ja) | 1986-06-27 |
Family
ID=16149938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424682A Granted JPS5972552A (ja) | 1982-10-20 | 1982-10-20 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972552A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54939A (en) * | 1977-06-06 | 1979-01-06 | Panafacom Ltd | Bus priority use control system |
| JPS5416334U (ja) * | 1977-07-06 | 1979-02-02 |
-
1982
- 1982-10-20 JP JP18424682A patent/JPS5972552A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972552A (ja) | 1984-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
| US4694426A (en) | Asynchronous FIFO status circuit | |
| CN117312210A (zh) | 一种通用扩展risc-v处理器性能的方法 | |
| EP0217479A3 (en) | Information processing unit | |
| JPS6127785B2 (ja) | ||
| JPS6256598B2 (ja) | ||
| KR940001827Y1 (ko) | 컴퓨터의 클럭 지연 회로 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| KR920005294B1 (ko) | 듀얼포트 메모리 소자의 칩인에이블신호 제어회로 | |
| KR950006547Y1 (ko) | 프로세서 이중화시 공통메모리 액세스회로 | |
| JPH0551931B2 (ja) | ||
| JPH027284A (ja) | 集積回路 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| JPS59161761A (ja) | デ−タ処理装置における状態設定回路 | |
| JPS6137084Y2 (ja) | ||
| JPH0223954B2 (ja) | ||
| JP2919357B2 (ja) | Ｃｐｕインタフェース回路 | |
| KR870003281Y1 (ko) | 인터페이스회로 | |
| JPH0624908Y2 (ja) | デ−タ転送制御装置 | |
| JPS5916351B2 (ja) | 情報制御装置 | |
| JPS6243409Y2 (ja) | ||
| JPS60201465A (ja) | デ−タ処理装置 | |
| JPS61153731A (ja) | デ−タ遅延装置 | |
| JPS6040063B2 (ja) | 複合バス回路 | |
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 |