JPH02240930A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02240930A JPH02240930A JP1061638A JP6163889A JPH02240930A JP H02240930 A JPH02240930 A JP H02240930A JP 1061638 A JP1061638 A JP 1061638A JP 6163889 A JP6163889 A JP 6163889A JP H02240930 A JPH02240930 A JP H02240930A
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- bipolar transistor
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
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- H10D84/01—Manufacture or treatment
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- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
（産業上の利用分野）
この発明は半導体装置およびその製造方法に関し、特に
バイポーラトランジスタとＭＯＳＦＥＴとの混ｎｉｌ！
ＬＳＩ（大規模集積回路）を構成する半導体装置および
その製造方法に関する。 （従来の技術） 以下、図面を参照して、従来技術によるバイポーラトラ
ンジスタとＭＯＳＦＥＴとの混載ＬＳＩＣ大規模集積回
路）を構成する半導体装置について説明する。 第５図は、従来技術によるバイポーラトランジスタとＭ
ＯＳＦＥＴとの混載ＬＳＩ（大規模集積口路）を構成す
る半導体装置の断面図、第６図は、上記半導体装置のｐ
チャネルＭＯＳＦＥＴ、およびバイポーラトランジスタ
が形成されるｎ型ウェル領域の不純物濃度プロファイル
を示す図、第７図は、上記半導体装置のｎチャネルＭＯ
ＳＦＥＴが形成されるｐ型ウェル領域の不純物濃度プロ
ファイルを示す図である。 まず、第５図に示すように、ｐ型シリコン基板６１内に
は、高濃度ｎ◆型埋込層６２、および高濃度ｐ◆型埋込
層８４が選択的に形成されている。 これらの各埋込層６２、および８４が選択的に形成され
たｐ型シリコン基板６１上には、ｐ型エピタキシャル層
６１″が形成されている。このｐ型エピタキシャル層６
１゛内のバイポーラトランジスタ、およびｐチャネルＭ
ＯＳＦＥＴが形成される領域、すなわち、高濃度ｎ÷型
埋込層６２の上部には、ｎＷ１ウェル領域６３、および
６７が選択的に形成されている。また、上記ｐ型エピタ
キシャル層６１′内のｎチャネルＭＯＳＦＥＴが形成さ
れる領域、すなわち、高濃度ｐ◆型埋込層８４の上部に
は、ｐ型ウェル領域６６が選択的に形成されている。こ
れらの各ウェル領域が形成されたｐ型エピタキシャル層
６１゛の表面には、素子分離領域として、フィールド酸
化膜６４が形成されている。このフィールド酸化膜で分
離された素子領域のうち、まず、ｐチャネルＭＯＳＦＥ
Ｔの形成されるｎ型ウェル領域６７には、ｐ型ソース／
ドレイン領域７９が形成されている。このｐ型ソース／
ドレイン領域７９の間に存在するチャネル領域のほぼ上
部には、ゲート酸化膜６８を介して、ゲート電極６９が
形成されている。これらのゲート電極６９、およびゲー
ト酸化膜６８の側壁には、サイドウオールスペーサとし
て、絶縁膜８１が形成されている。次に、ｎチャネルＭ
ＯＳＦＥＴの形成されるｐ型つェ／）領域６６には、ｎ
型ソース／ドレイン領域７８が形成されている。また、
このｎチャネルＭＯＳＦＥＴは、ソース、およびドレイ
ンの耐圧を向上させるため、いわゆるＬＤＤ構造となっ
ている。したがって、同図中に示すように、上記ｐ型ソ
ース／ドレイン領域７８に接して、低濃度ｐ″″型ソー
ス／ドレイン領域７７が形成されている。この低濃度ｐ
″″型ソース／ドレイン領域７７の間に存在するチャネ
ル領域のほぼ上部には、ゲート酸化膜６８を介して、ゲ
ート電極６９が形成されている。これらのゲート電極６
９、およびゲート酸化膜６８の側壁には、上記ＬＤＤ構
造を形成するためのサイドウオールスペーサとして、絶
縁膜８１が形成されている。さらに、このｐ型ウェル領
域６６のフィールド酸化膜６４の下部には、低濃度ｐ″
″型反転防止層７４が形成されている。次に、バイポー
ラトランジスタの形成されるｎ型ウェル領域６３には、
高濃度ｐ＋型外部ベース領域８０が形成されている。さ
らに、この高濃度ｐ◆型外部ベース領域８０に接して、
ｐ型内部ベース領域７３が形成されている。このｐ型内
部ベース領域７３内には、ｎ型エミッタ領域７２が形成
されている。このｎ型エミッタ領域７２には、これに接
して、ポリシリコンからなるエミッタ電極７１が、絶縁
膜７０を通して形成されている。さらに、上記高濃度ｎ
◆型埋込層６２に接するように、高濃度ｎ＋型外部コレ
クタ領域６５が形成されている。また、上記ｎ型ウェル
領域６３は、バイポーラトランジスタのコレクタとして
作用する。これらのＩくイポーラトランジスタ、ｐチャ
ネルＭＯ５ＦＥＴ、およびｎチャネルＭＯ３ＦＥＴが形
成される素子領域を含み、全面に、層間絶縁膜８２が形
成されて−する。この層間絶縁膜８２を通して、ｐチャ
ネルＭＯＳＦＥＴのｎ型ソース／ドレイン領域７９、お
よびｎチャネルＭＯＳＦＥＴのｎ型ソース／ドレイン領
域７８に対し、アルミニウムからなるソース／ドレイン
電極８３が形成されている。一方、ノ（イボーラトラン
ジスタのポリシリコンからなるエミッタ電極７１に対し
、層間絶縁膜８２を通して、アルミニウムからなるエミ
ッタ取出し電極８５が形成されている。さらに、バイポ
ーラトランジスタの高濃度ｎ◆型外部コレクタ領域６５
に対し、層間絶縁膜８２を通して、アルミニウムからな
るコレクタ電極８６が形成されている。 このような、従来のバイポーラトランジスタとＭＯＳＦ
ＥＴとの混載ＬＳＩ（大規模集積回路）を構成する半導
体装置によると、ｐ型エピタキシャル層６１″内に、バ
イポーラトランジスタ、およびｐチャネルＭＯＳＦＥＴ
を形成するため、反対導電型のｎ型ウェル領域６３、お
よび６７を形成する。このｎ型ウェル領域６３、および
６７の形成においては、工程数減少のため、同一の工程
にて、ｎ型の不純物のイオン注入、および拡散を行なっ
ている。したがって、第６図に示すように、バイポーラ
トランジスタの形成されるｎ型ウェル領域６７、および
ｐチャネルＭＯ３ＦＥＴの形成されるｎ型ウェル領域６
３は、同じ不純物濃度プロファイルを有することになる
。また、これらのｎ型ウェル領域のうち、ｐチャネルＭ
ＯＳＦＥＴの形成される領域６７は、ＭＯＳＦＥＴが微
細化されるにしたがって発生する、いわゆるショートチ
ャネル効果を防止するため、高濃度化されている。この
ことから、バイポーラトランジスタの形成されるｎ型ウ
ェル領域６３も、あわせて高濃度化されることになる。 すなわち、バイポーラトランジスタのコレクタ濃度が高
くなってしまう。このように、バイポーラトランジスタ
のコレクタ濃度が高くなると、バイポーラトランジスタ
の基本性能である遮断周波数ｆ、が高くなり、周波数特
性、特に高周波特性は向上する。しかし反面、バイポー
ラトランジスタの基本性能であるベース〜コレクタ間の
耐圧Ｂｖｃ８ｏ１およびアーリー電圧ＶＡＦは劣化する
。すなわち、バイポーラトランジスタの耐圧が低くなり
、さらに、増幅率、並びにリニア特性が悪くなってしま
う。 また、上記のように、ｐ型エピタキシャル層６１−内に
、反対導電型であるｎ型ウェル領域６３、および６７を
形成するため、反対導電型のウェル領域拡散を行なう。 このように、反対導電型のウェル拡散、す、なわち、高
温で、長時間の熱処理を行なうと、これらのｎ型ウェル
領域６３と、ｎ型ウェル領域６７とのパンチスルー防止
用に設けられている高濃度ｐ中型埋込拡散層８４の不純
物濃度が、第７図に示すように減少してしまう。 すなわち、この高濃度ｐ◆型埋込拡散層８４のｐ型不純
物が、上方の不純物濃度の低いｐ型ウェル領域６６に拡
散してしまう。この結果、ｐ型ウェル領域６６の不純物
濃度は、所定の濃度より高くなってしまい、ここに形成
されるｎチャネルＭＯＳＦＥＴの特性を変化させてしま
う。また、上記のような半導体装置によってメモリＬＳ
Ｉを形成した際、上記高濃度ｐ◆型埋込謄の不純物濃度
が、第７図に示すように、はとんどｐ型シリコン基板６
１の不純物濃度と同じとなってしまう。 したがって、このことは、例えばパッケージ材中に含ま
れる微量のウラン（Ｕ）等の放射線崩壊等により発生す
るα線によるソフトエラーが発生しやすいことを示唆し
ている。 （発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、バイ
ポーラトランジスタとＭＯＳＦＥＴとの混載ＬＳＩ（大
規模集積回路）を構成する半導体装置において、バイポ
ーラトランジスタの基本性能である遮断周波数ｆＴを高
くする必要があるバイポーラトランジスタと、同様に、
バイポーラトランジスタの基本性能であるベース〜コレ
クタ間の耐圧Ｂ ｖＣＢ Ｏｓおよびアーリー電圧ＶＡ
Ｆの特性を高くする必要があるバイポーラトランジスタ
とを、同一基板上に形成し、しかも、従来のような、バ
ンチスルー防止用の高濃度ｐ◆型埋込層の不純物の上方
への拡散による、ＭＯＳＦＥＴの特性変化がなく、さら
に、ソフトエラー耐性の強い半導体装置およびその製造
方法を提供することを目的とする。
バイポーラトランジスタとＭＯＳＦＥＴとの混ｎｉｌ！
ＬＳＩ（大規模集積回路）を構成する半導体装置および
その製造方法に関する。 （従来の技術） 以下、図面を参照して、従来技術によるバイポーラトラ
ンジスタとＭＯＳＦＥＴとの混載ＬＳＩＣ大規模集積回
路）を構成する半導体装置について説明する。 第５図は、従来技術によるバイポーラトランジスタとＭ
ＯＳＦＥＴとの混載ＬＳＩ（大規模集積口路）を構成す
る半導体装置の断面図、第６図は、上記半導体装置のｐ
チャネルＭＯＳＦＥＴ、およびバイポーラトランジスタ
が形成されるｎ型ウェル領域の不純物濃度プロファイル
を示す図、第７図は、上記半導体装置のｎチャネルＭＯ
ＳＦＥＴが形成されるｐ型ウェル領域の不純物濃度プロ
ファイルを示す図である。 まず、第５図に示すように、ｐ型シリコン基板６１内に
は、高濃度ｎ◆型埋込層６２、および高濃度ｐ◆型埋込
層８４が選択的に形成されている。 これらの各埋込層６２、および８４が選択的に形成され
たｐ型シリコン基板６１上には、ｐ型エピタキシャル層
６１″が形成されている。このｐ型エピタキシャル層６
１゛内のバイポーラトランジスタ、およびｐチャネルＭ
ＯＳＦＥＴが形成される領域、すなわち、高濃度ｎ÷型
埋込層６２の上部には、ｎＷ１ウェル領域６３、および
６７が選択的に形成されている。また、上記ｐ型エピタ
キシャル層６１′内のｎチャネルＭＯＳＦＥＴが形成さ
れる領域、すなわち、高濃度ｐ◆型埋込層８４の上部に
は、ｐ型ウェル領域６６が選択的に形成されている。こ
れらの各ウェル領域が形成されたｐ型エピタキシャル層
６１゛の表面には、素子分離領域として、フィールド酸
化膜６４が形成されている。このフィールド酸化膜で分
離された素子領域のうち、まず、ｐチャネルＭＯＳＦＥ
Ｔの形成されるｎ型ウェル領域６７には、ｐ型ソース／
ドレイン領域７９が形成されている。このｐ型ソース／
ドレイン領域７９の間に存在するチャネル領域のほぼ上
部には、ゲート酸化膜６８を介して、ゲート電極６９が
形成されている。これらのゲート電極６９、およびゲー
ト酸化膜６８の側壁には、サイドウオールスペーサとし
て、絶縁膜８１が形成されている。次に、ｎチャネルＭ
ＯＳＦＥＴの形成されるｐ型つェ／）領域６６には、ｎ
型ソース／ドレイン領域７８が形成されている。また、
このｎチャネルＭＯＳＦＥＴは、ソース、およびドレイ
ンの耐圧を向上させるため、いわゆるＬＤＤ構造となっ
ている。したがって、同図中に示すように、上記ｐ型ソ
ース／ドレイン領域７８に接して、低濃度ｐ″″型ソー
ス／ドレイン領域７７が形成されている。この低濃度ｐ
″″型ソース／ドレイン領域７７の間に存在するチャネ
ル領域のほぼ上部には、ゲート酸化膜６８を介して、ゲ
ート電極６９が形成されている。これらのゲート電極６
９、およびゲート酸化膜６８の側壁には、上記ＬＤＤ構
造を形成するためのサイドウオールスペーサとして、絶
縁膜８１が形成されている。さらに、このｐ型ウェル領
域６６のフィールド酸化膜６４の下部には、低濃度ｐ″
″型反転防止層７４が形成されている。次に、バイポー
ラトランジスタの形成されるｎ型ウェル領域６３には、
高濃度ｐ＋型外部ベース領域８０が形成されている。さ
らに、この高濃度ｐ◆型外部ベース領域８０に接して、
ｐ型内部ベース領域７３が形成されている。このｐ型内
部ベース領域７３内には、ｎ型エミッタ領域７２が形成
されている。このｎ型エミッタ領域７２には、これに接
して、ポリシリコンからなるエミッタ電極７１が、絶縁
膜７０を通して形成されている。さらに、上記高濃度ｎ
◆型埋込層６２に接するように、高濃度ｎ＋型外部コレ
クタ領域６５が形成されている。また、上記ｎ型ウェル
領域６３は、バイポーラトランジスタのコレクタとして
作用する。これらのＩくイポーラトランジスタ、ｐチャ
ネルＭＯ５ＦＥＴ、およびｎチャネルＭＯ３ＦＥＴが形
成される素子領域を含み、全面に、層間絶縁膜８２が形
成されて−する。この層間絶縁膜８２を通して、ｐチャ
ネルＭＯＳＦＥＴのｎ型ソース／ドレイン領域７９、お
よびｎチャネルＭＯＳＦＥＴのｎ型ソース／ドレイン領
域７８に対し、アルミニウムからなるソース／ドレイン
電極８３が形成されている。一方、ノ（イボーラトラン
ジスタのポリシリコンからなるエミッタ電極７１に対し
、層間絶縁膜８２を通して、アルミニウムからなるエミ
ッタ取出し電極８５が形成されている。さらに、バイポ
ーラトランジスタの高濃度ｎ◆型外部コレクタ領域６５
に対し、層間絶縁膜８２を通して、アルミニウムからな
るコレクタ電極８６が形成されている。 このような、従来のバイポーラトランジスタとＭＯＳＦ
ＥＴとの混載ＬＳＩ（大規模集積回路）を構成する半導
体装置によると、ｐ型エピタキシャル層６１″内に、バ
イポーラトランジスタ、およびｐチャネルＭＯＳＦＥＴ
を形成するため、反対導電型のｎ型ウェル領域６３、お
よび６７を形成する。このｎ型ウェル領域６３、および
６７の形成においては、工程数減少のため、同一の工程
にて、ｎ型の不純物のイオン注入、および拡散を行なっ
ている。したがって、第６図に示すように、バイポーラ
トランジスタの形成されるｎ型ウェル領域６７、および
ｐチャネルＭＯ３ＦＥＴの形成されるｎ型ウェル領域６
３は、同じ不純物濃度プロファイルを有することになる
。また、これらのｎ型ウェル領域のうち、ｐチャネルＭ
ＯＳＦＥＴの形成される領域６７は、ＭＯＳＦＥＴが微
細化されるにしたがって発生する、いわゆるショートチ
ャネル効果を防止するため、高濃度化されている。この
ことから、バイポーラトランジスタの形成されるｎ型ウ
ェル領域６３も、あわせて高濃度化されることになる。 すなわち、バイポーラトランジスタのコレクタ濃度が高
くなってしまう。このように、バイポーラトランジスタ
のコレクタ濃度が高くなると、バイポーラトランジスタ
の基本性能である遮断周波数ｆ、が高くなり、周波数特
性、特に高周波特性は向上する。しかし反面、バイポー
ラトランジスタの基本性能であるベース〜コレクタ間の
耐圧Ｂｖｃ８ｏ１およびアーリー電圧ＶＡＦは劣化する
。すなわち、バイポーラトランジスタの耐圧が低くなり
、さらに、増幅率、並びにリニア特性が悪くなってしま
う。 また、上記のように、ｐ型エピタキシャル層６１−内に
、反対導電型であるｎ型ウェル領域６３、および６７を
形成するため、反対導電型のウェル領域拡散を行なう。 このように、反対導電型のウェル拡散、す、なわち、高
温で、長時間の熱処理を行なうと、これらのｎ型ウェル
領域６３と、ｎ型ウェル領域６７とのパンチスルー防止
用に設けられている高濃度ｐ中型埋込拡散層８４の不純
物濃度が、第７図に示すように減少してしまう。 すなわち、この高濃度ｐ◆型埋込拡散層８４のｐ型不純
物が、上方の不純物濃度の低いｐ型ウェル領域６６に拡
散してしまう。この結果、ｐ型ウェル領域６６の不純物
濃度は、所定の濃度より高くなってしまい、ここに形成
されるｎチャネルＭＯＳＦＥＴの特性を変化させてしま
う。また、上記のような半導体装置によってメモリＬＳ
Ｉを形成した際、上記高濃度ｐ◆型埋込謄の不純物濃度
が、第７図に示すように、はとんどｐ型シリコン基板６
１の不純物濃度と同じとなってしまう。 したがって、このことは、例えばパッケージ材中に含ま
れる微量のウラン（Ｕ）等の放射線崩壊等により発生す
るα線によるソフトエラーが発生しやすいことを示唆し
ている。 （発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、バイ
ポーラトランジスタとＭＯＳＦＥＴとの混載ＬＳＩ（大
規模集積回路）を構成する半導体装置において、バイポ
ーラトランジスタの基本性能である遮断周波数ｆＴを高
くする必要があるバイポーラトランジスタと、同様に、
バイポーラトランジスタの基本性能であるベース〜コレ
クタ間の耐圧Ｂ ｖＣＢ Ｏｓおよびアーリー電圧ＶＡ
Ｆの特性を高くする必要があるバイポーラトランジスタ
とを、同一基板上に形成し、しかも、従来のような、バ
ンチスルー防止用の高濃度ｐ◆型埋込層の不純物の上方
への拡散による、ＭＯＳＦＥＴの特性変化がなく、さら
に、ソフトエラー耐性の強い半導体装置およびその製造
方法を提供することを目的とする。
（課題を解決するための手段）
バイポーラトランジスタとＭＯＳＦＥＴとの混載ＬＳＩ
を構成する半導体装置において、少なくとも第１、第２
の２つのバイポーラトランジスタを有し、この第１、第
２のバイポーラトランジスタのコレクタ濃度が、おのお
の異なることを特徴とする。 このようなバイポーラトランジスタと ＭＯＳＦＥＴとの混載ＬＳＩを構成する半導体装置の製
造方法においては、例えば第１導電型の半導体基板表面
に、第１導電型、および第２導電型の埋込層を形成する
工程と、この第１導電型、および第２導電型の埋込層が
形成された３８１導電型の半導体基板上に第２導電型の
エピタキシャル層を形成する工程と、この第２導電型の
エピタキシャル層内に、第２導電型の第１＞第２のウェ
ル領域、および第１導電型の第３のウェル領域を形成す
る工程と、上記第２導電型の第１のウェル領域に第１の
ＭＯＳＦＥＴ、上記第２導電型の第２のウェル領域に第
１のバイポーラトランジスタ、上記第１導電型の第３の
ウェル領域に第２のＭＯＳＦＥＴ、および上記第１導電
型のエピタキシャル層に第２のバイポーラトランジスタ
を形成する工程とを具備することを特徴とする。 （作用） 上記のようなバイポーラトランジスタとＭＯＳＦＥＴと
の混載ＬＳＩを構成する半導体装置にあっては、第１、
第２のコレクタ濃度の異なるバイポーラトランジスタを
具備することにより、遮断周波数が高い、すなわち、高
周波数特性のよいバイポーラトランジスタ（コレクタ濃
度高）と、ベース−コレクタ間耐圧が高く、アーリー電
圧も高い、すなわち、耐圧が高く、増幅率、およびリニ
ア特性のよいバイポーラトランジスタ（コレクタ濃度低
）とを同一基板内に備えることができる。 また、その製造方法においては、第２導電型のエピタキ
シャル層に対し、さらに、第２導電型の不純物濃度の高
いウェル領域を形成することによって、工程数の増加な
しに、不純物濃度の異なるバイポーラトランジスタの形
成領域を得ることができる。すなわち、この第２導電型
の不純物濃度の高いウェル領域と、上記第２導電型のエ
ピタキシャル層とを、バイポーラトランジスタの形成領
域とする。また、ＭＯＳＦＥＴにおいては、不純物濃度
の高いウェル領域に形成することにより、ショートチャ
ネル効果を防止することができる。また、第１導電型の
埋込層上に、反対導電型の第２導電型のエピタキシャル
層を形成し、さらに、この第２導電型のエピタキシャル
層に対し、不純物を追加する形で、第２導電型のウェル
領域を形成するので、低温、かつ短時間の熱処理で第２
導電型のウェル領域を形成できる。このことから、第１
導電型の不純物の上方への拡散が低減される。 したがって、この第１導電型の埋込層の上方に形成され
るＭＯＳＦＥＴにおいて、特性の変動がなくなり、また
、第１導電型の埋込層を、不純物濃度が高い領域として
残留させることができ、例えばα線によるソフトエラー
に対して強い半導体装置が実現できるようになる。 （実施例） 以下、図面を参照して、この発明の一実施例に係わる半
導体装置およびその製造方法について説明する。 第１図（ａ）ないし第１図（ｊ）は、この発明の一実施
例に係わるバイポーラトランジスタとＭＯＳＦＥＴとの
混ａＬｓ１を構成する半導体装置を製造工程順に示した
断面図、第２図は、上記半導体装置のｐチャネルＭＯＳ
ＦＥＴ、および第２のバイポーラトランジスタが形成さ
れるｎ型ウェル領域の不純物濃度プロファイルを示す図
、第３図は、第１のバイポーラトランジスタが形成され
るｎ型エピタキシャル層の不純物濃度プロファイルを示
す図、第４図は、ｎチャネルＭＯＳＦＥＴが形成される
ｐ型ウェル領域の不純物濃度プロファイルを示す図であ
る。 まず、第１図（ａ）に示すように、ｐ型シリコン基板（
面方位１００）１０上に、例えば熱酸化法により、酸化
膜１１を形成する。次に、この酸化膜１１を、例えばホ
トレジストを用いた写真蝕刻法により、選択的に除去し
、所定の高濃度ｎ◆型埋込層形成用パターンにパターニ
ングする。次に、このパターニングされた酸化膜１１の
開孔部第２から、例えばｎ型不純物であるアンチモン（
Ｓ ｂ）の気相拡散、もしくはヒ素（Ａｓ）、または上
記アンチモンのイオン注入、および拡散により、高濃度
ｎ◆型埋込層１３を形成する。 次に、第１図（ｂ）に示すように、上記酸化膜１１を除
去する。次に、全面に、図示しないホトレジストを塗布
し、写真蝕刻法により、この図示しないホトレジストを
所定の高濃度ｐ◆型埋込層形成用パターンにパターニン
グする。次に、このパターニングされた図示しないホト
レジストの開孔部から、例えばｐ型不純物であるボロン
（Ｂ）を、加速電圧１００ＫｅＶ、ドーズ量１、 ５ｘ
１０” ’ ｃｓ−２の条件でイオン注入、および拡
散させることにより、高濃度ｐ◆型埋込拡散層１６゛を
形成する。次に、図示しないホトレジストを除去する。 次に、第１図（ｃ）に示すように、上記埋込拡散層１３
、および１６′の形成されたｐ型シリコン基板上に、例
えばＣＶＤ法により、ｎ型不純物として、リンＣＰ）を
１ｘｌＯ”ａｓ−’程度含むｎ型エピタキシャル層１４
を形成する。この時、ｎ型エピタキシャル層１４の成長
温度は、例えば１１３０℃であり、その厚さは、１．２
ｔｔｓである。 次に、第１図（ｄ）に示すように、全面に、図示しない
ホトレジストを塗布し、写真蝕刻法により、この図示し
ないホトレジストを、ｐチャネルＭＣ）Ｓ Ｆ Ｅ Ｔ
、および第２のバイポーラトランジスタ形成領域パター
ンにパターニングする。 次に、この図示しないホトレジストの開孔部から、例え
ばｎ型不純物であるり、ンを、加速電圧１６０ＫｅＶ、
ドーズｊｉ５ｘｌＯ第２ａｍ−２の条件でイオン注
入、および拡散させることにより、ｐチャネルＭＯＳＦ
ＥＴが形成されるｎ型ウェル領域１５、並びにバイポー
ラトランジスタが形成されるｎ型ウェル領域１５″を選
択的に形成する。次に、上記図示しないホトレジストを
除去する。次に、再度、全面に、図示しないホトレジス
トを塗布し、写真蝕刻法により、この図示しないホトレ
ジストを、ｎチャネルＭＯＳＦＥＴ形成領域パターンに
パターニングする。次に、この図示しないホトレジスト
の開孔部から、例えばｐ型不純物であるボロンを、加速
電圧１００ ＫｅＶ 、ドーズ量６Ｘ１０第２ｃｍ−２
の条件でイオン注入、および拡散させることにより、ｎ
チャネルＭＯＳＦＥＴが形成されるｐ型ウェル領域１６
を選択的に形成する。次に、図示しないホトレジストを
除去する。 また、この第１図（ｄ）に示すウェル領域形成の工程で
は、上記の工程とは逆に、最初にｐ型ウェル領域１６を
形成し、次に、ｎ型ウェル領域１５、および１５′を形
成しても構わない。ただし、ｐ型ウェル領域１６形成後
は、例えば温度１０５０℃以上では、１０分間以上の熱
処理を行なわないようにして、高濃度ｐ◆型埋込層１６
″の不純物のウェル領域に対する拡散が行なわれないよ
うにする。 次に、第１図（ｅ）に示すように、上記ｎ型ウェル領域
１５、および１５゛、並びにｐ型ウェル領域１６が形成
されたｎ型エピタキシャル２９３２層１４の表面に、例
えば選択酸化法により、素子分離領域として、フィール
ド酸化膜１７を、例えば厚さ６０００人程度形成する。 この時、フィールド酸化膜１７の形成に先立ち、フィー
ルド反転防止用の不純物を、はぼフィールド酸化膜形成
領域全体に、あらかじめ、イオン注入しておき、フィー
ルド酸化時の熱を利用して、反転防止層１８を形成する
。次に、飼えば熱酸化法により、上記フィールド酸化膜
で分離された素子領域において、厚さ１５０人程変色な
るように、ダミーゲート酸化膜１９を形成する。次に、
このダミーゲート酸化膜１９を通して、上記ｎ型ウェル
領域１５、およびｐ型ウェル領域１６に対し、しきい値
合わせ込み用、およびパンチスルー防止用の不純物をイ
オン注入し、チャネルイオン注入領域２０、および２１
を形成する。これらのチャネルイオン注入領域２０、お
よび２１のうち、まず、ｎ型ウェル領域１５に形成され
るチャネルイオン注入領域２０は、ｐ型不純物であるボ
ロンを、加速電圧２０ ＫｅＶ 、ドーズ量３Ｘ１０第
２Ｃａ＋−２の一条件でイオン注入、さらに、ｎ型不純
物であるリンを加速電圧２４０ ＫｅＶ 、ドーズ量２
Ｘ１０第２ａａ−２の条件でイオン注入の２回のイオン
注入によって形成される。一方、ｐ型ウェル領域１６に
形成されるチャネルイオン注入領域２１は、ｐ型不純物
であるボロンを、加速電圧２０ ＫｅＶ 、 ドーズ
量４ＸＩＱ第２ｃｍ−２の条件でイオン注入によって形
成される。次に、上記ダミーゲート酸化膜１９を通して
、ｎ型エピタキシャル層１４、およびｎ型ウェル領域１
５′に対し、ｎ型不純物であるリンを、加速電圧３２０
ＫｅＶ、ドーズ量Ｉ Ｘ １０” ｃｍ−２の条件でイ
オン注入、および拡散させることにより、上記高濃度ｎ
十型埋込層１３に接する高濃度ｎ◆梨型外コレクタ領域
２２を形成する。 次に、第１図（ｆ）に示すように、上記ダミーゲート酸
化膜１９を除去する。次に、例えば熱酸化法により、上
記フィールド酸化膜１７で分離された素子領域において
、厚さ１５０人程変色なるように、ゲート酸化膜２３を
形成する。次に、全面に、例えばＣＶＤ法により、ポリ
シリコン層２４を、所定の厚さに形成する。次に、この
ポリシリコン層２４に対し、ｐ型の不純物をイオン注入
、および拡散させることにより、ポリシリコン層２４を
低抵抗化する。 次に、第１ｖ！Ｊ（ｇ）に示すように、例えばホトレジ
ストを用いた写真蝕刻法により、上記ポリシリコン層２
４、およびゲート酸化膜２３を、ＭＯＳＦＥＴのゲート
電極として、ｎ型ウェル領域１５、およびｐ型ウェル領
域１６上に残るように、順次バターニングする。次に、
図示しないホトレジストを塗布し、写真蝕刻法により、
この図示しないホトレジストの、ｎ型ウェル領域１５の
ほぼ上部、並びにｎ型エピタキシャル層１４、およびｎ
１Ｍウェル領域１５″内のバイポーラトランジスタのベ
ース形成領域上に開孔部を形成する。 次に、この図示しないホトレジストに形成された開孔部
から、例えばｐ型不純物であるフッ化ボロン（ＢＦ２）
を、加速電圧５０ ＫｅＶ 、ドーズ量５Ｘ１０”ｃＩ
Ｉ−２の条件でイオン、および拡散させることにより、
高濃度ｐ◆◆ソース領域２５、および高濃度ｐ十型ドレ
イン領域２６、並びに高濃度ｐ◆型郊外部ベース領域７
を形成する。この時、上記ｎ型ウェル領域１５のほぼ□
上部の開孔部から、イオン注入されたフッ化ボロンは、
ゲート電極、２４、およびフィールド酸化膜１７をマス
クにして、ｎ型ウェル領域１５に導入される。次に、再
度、図示しないホトレジストを塗布し、写真蝕刻法によ
り、この図示しないホトレジストの、ｐ型ウェル領域１
６のほぼ上部に開孔部を形成する。 次に、この図示しないホトレジストに形成された開孔部
から、ｎ型不純物であるリンを、加速電圧６０ ＫｅＶ
、 ドーズ量４Ｘ１０１３Ｑｍ−２の条件でイオン注
入、および拡散させることにより、低濃度ｎ−型ソース
領域２８、および低濃度ｎ″″型ドレイン領域２９を形
成する。このように、低濃度で形成することにより、こ
こに形成されるｎチャネルＭＯＳＦＥＴは、ＬＤＤ構造
′として形成される。 また、この時、上記９ｍウェル領域１６のほぼ上部の開
孔部から、イオン注入されたリンは、ゲート電極２４、
およびフィールド酸化膜１７をマスクにして、ｐ型ウェ
ル領域１６に導入される。 次に、第１図（ｈ）に示すように、全面に、例えばＣＶ
Ｄ法により、ＣＶＤ酸化膜を、例えば２０００人程度形
成する。次に、このＣＶＤ酸化膜を、例えばＲＩＥ法等
の異方性エツチングにより、ＣＶＤ酸化膜３０が、上記
ゲート電極２４の側壁にのみ残るようにエツチングする
。この異方性エツチングされたＣＶＤ酸化膜３０は、上
記ｎチャネルＭＯＳＦＥＴのＬＤＤ構造を形成する際、
サイドウオールスペーサとなる。次に、図示しないホト
レジストを塗布し、写真蝕刻法により、この図示しない
ホトレジストの、ｐ型ウェル領域１６のほぼ上部に開孔
部を形成する。次に、この図示しないホトレジストの開
孔部から、例えばｎ型不純物であるヒ素を、加速電圧５
０ ＫｅＶ 、ドーズｆｆ１５Ｘ １０” ’ （！１
１−２の条件でイオン注入、および熱拡散させることに
より、高濃度ｎ◆型ソース領域３１、および高濃度ｎ◆
型ドレイン領域３２を形成する。よって、ここに形成さ
れるｎチャネルＭＯＳＦＥＴは上記ＬＤＤ構造となる。 この時、ｐ型ウェル領域１６のほぼ上部の開孔部から、
イオン注入されたヒ素は、ゲート電極２４、サイドウオ
ールスペーサ３０、およびフィールド鰻化膜１７をマス
クにして、ｐ型ウェル領域１６（低濃度ｎ−型ソース、
およびドレイン領域２８．２９）に導入される。次に、
上記図示しないホトレジストを除去する。次に、温度９
００℃、酸素雰囲気中で、３０分間の酸化を行なうこと
により、後酸化膜３３を形成する。次に、全面に、ホト
レジスト３３゛を塗布し、写真蝕刻法により、このホト
レジスト３３゛の、ｎ型エピタキシャル層１４、および
ｎ型ウェル領域１５゛のほぼ上部に開孔部を形成する。 次に、このホトレジスト３３の開孔部から、ｐ型不純物
であるフッ化ボロンを、加速電圧３０ ＫｅＶ 、ドー
ズ量５ｘ１０１３ｃＩｌ−２の条件でイオン注入、およ
び拡散させることにより、上記ｎ型エピタキシャル層１
４、およびｎ型ウェル領域１５゛内に、バイポーラトラ
ンジスタのｐ型内部ベース領域３４を形成する。 次に、第１図（ｉ）に示すように、上記ホトレジスト３
３′・を除去する。次に、全面に、例えばＣＶＤ法によ
り、層間絶縁膜として、ＣＶＤ酸化膜３５を形成する。 次に、このＣＶＤ酸化膜３５を通して、上記バイポーラ
トランジスタのｐｌ！内部ベース領域３４、およびｎチ
ャネルＭＯＳＦＥＴの高濃度ｎ十型ドレイン領域３２に
対し、例えばホトレジストを用いた写真蝕刻法により、
コンタクト孔３６、および３７内も含み、全面に、例え
ばＣＶＤ法により、ポリシリコン層を形成する。次に、
このポリシリコン層を、例えばホトレジストを用いた写
真蝕刻法により、エミッタ電極、並びに高抵抗素子およ
び配線領域とすべき場所のみ残るようにバターニングし
、ポリシリコン層３８、および３９を形成する。次に、
全面に、ホトレジスト４０を塗布し、写真蝕刻法により
、このホトレジスト４０を、ポリシリコン層３９の一部
分にのみ残るようにバターニングする。次に、このポリ
シリコン層３９の一部分に残ったホトレジスト４０をマ
スクに、上記ポリシリコン層３８、および３９に対し、
ｎ型不純物であるヒ素を、加速電圧５０ ＫｅＶ 、ド
ーズ量５Ｘ１０”ｃａ＋−２の条件でイオン注入するこ
とにより、ポリシリコン層３８を低抵抗化する。さらに
、上記ｐ型内部ベース領域３４内に、高濃度ｎ十型エミ
ッタ領域４１を形成する。また、同時に、ポリシリコン
層３８の一部分を低抵抗化して、ｎチャネルＭＯＳＦＥ
Ｔのドレイン配線、および高抵抗素子４２を形成する。 次に、第１図′（ｊ）に示すように、上記ｎ型不純物で
あるヒ素のイオン注入の後、温度９００℃乃至１１００
℃で、５秒間乃至１分間の熱処理、いわゆるラピッドア
ニールを行なうことにより、さらに、良好なコンタクト
特性を得ることができる。次に、全面に、例えばＣＶＤ
法により、ＣＶＤ酸化膜とＢＰＳＧ膜とからなる層間絶
縁膜４３を形成する。次に、この層間絶縁膜をリフ口、
すなわち、表面の平坦化を行なう。次に、この層間絶縁
膜４３を通して、上記バイポーラトランジスタのエミッ
タ電極としてのポリシリコン層３８、配線としてのポリ
シリコン層３９、およびｐチャネルＭＯＳＦＥＴのソー
ス領域２５に対し、コンタクト孔４４．４５、および４
６を開孔する。 次に、全面に、例えば真空蒸着法により、配線用のアル
ミニウム膜を形成する。次に、このアルミニウム膜を、
例えばホトレジストを用いた写真蝕刻法により、所定の
配線パターンにバターニングするこ・とによって、アル
ミニウム配線４７．４８、および４９を形成する。この
後、図示はしないが表面保護膜等を形成することにより
、この発明の一実施例に係わる半導体装置が製造される
。このようにして、製造された半導体装置において、ポ
リシリコン層３９の一部に形成された高抵抗素子４２は
、例えばスタティック型メモリセルの負荷抵抗として使
用される。 尚、上記一実施例では、ｎチャネル ＭＯＳＦＥＴをＬＤＤ構造、また、ｐチャネルＭＯＳＦ
ＥＴを通常の構造としたが、それぞれの素子のサイズに
より、これらのＭＯＳＦＥＴでは、最適な構造を用いて
よいことは勿論である。 次に、上記一実施例に係わる半導体装置において、ｐチ
ャネルＭＯＳＦＥＴ、および第２のバイポーラトランジ
スタが形成される領域、第１のバイポーラトランジスタ
が形成される領域、およびｎチャネルＭＯＳＦＥＴの形
成される領域の不純物濃度プロファイルについて説明す
る。 まず、ｉＪ２図は、ｐチャネルＭＯＳＦＥＴ、および第
２のバイポーラトランジスタの形成されるｎ型ウェル領
域１５、および１５゛、並びに高濃度ｎ十型埋込層１３
の不純物濃度プロファイルを示している。 第２図に示すように、まず、深い位置にある高濃度ｎ◆
型埋込層１３の不純物濃度は、ｌＸｌ０１９ｃｍ−３程
度と高い。また、ｎ型ウェル領域１５、および１５″の
不純物濃度は、その表面で３Ｘ１０１６（至）−３程度
あり、深くなるにつれ、徐々に、その濃度は低下してい
る。そして、上記高濃度埋込ｎ◆型埋込層と接する位置
では、はぼｎ型エピタキシャル層１４と同じ不純物濃度
となっている。つまり、上記ｎ！！２ウェル領域１５、
および１５゛では、不純物濃度プロファイルに傾きが生
じている。このことから、第２のバイポーラトランジス
タにおいて、例えばこのバイポーラトランジスタの電流
増幅率ｈｐｇ−１００のとき、コレフタルベース間耐圧
ＢＶｃｅｏ＝１５Ｖ、エミッターコレクタ間耐圧ＢＶｃ
Ｅ ０−５Ｖ％アーリー電圧ＶＡＮ−１０Ｖ、および
最大遮断周波数ｆｖｍＡｘ−１５ＧＨｚとなる。したが
ッテ、最大遮断周波数ｆＴ Ｍ Ａ Ｘが高くなり、バ
イポーラトランジスタの、特に高周波特性を向上させる
ことができる。また、ｐチャネルＭＯＳＦＥＴでは、ｎ
型ウェル領域１５の不純物濃度が高くなっていることに
より、ショートチャネル効果を抑制することができる。 次に、第３図は、第１のバイポーラトランジスタの形成
されるｎ型エピタキシャル層１４、並びに高濃度ｎ十型
埋込層１３の不純物濃度プロファイルを示している。 第３図に示すように、まず、深い位置にある高濃度ｎ＋
型埋込層１３の不純物濃度は、ｌＸｌ０１９ｃｍ−３程
度と高い。また、ｎ型エピタキシャル層１４の不純物濃
度は、その表面で１×１０１６ｃａＩ−３程度あるが、
ｎ型エピタキシャル層１４内に、深くなっても、その濃
度は低下、あるいは増加することはない。そして、上記
高濃度埋込ｎ◆型埋込層１３と接する位置でも、その表
面と同じ不純物濃度となっている。つまり、上記ｎ型エ
ピタキシャル層１４では、不純物濃度プロファイルに傾
きがない。すなわち、フラットとなっている。このこと
から、第１のバイポーラトランジスタにおいて、例えば
上記第２のバイポーラトランジスタ同様に、このバイポ
ーラトランジスタの電流増幅率ｈｐｇ−１００のとき、
コレフタルベース間耐圧ＢＶｃａｏ−４１Ｖ、エミッタ
ーコレクタ間耐圧ＢＶＣＥ！０−１３Ｖ、アーリー電圧
ＶＡＦ−５１Ｖ、および最大遮断周波数ｌｒ Ｍ Ａ
Ｘ−８ＧＨｚとなる。したがって、コレフタルベース間
耐圧Ｂ Ｖ ＣＢ Ｏｓエミッタ〜コレクタ間耐圧Ｂｖ
ＣＥ Ｏｓおよびアーリー電圧ＶＡＰが高くなり、バイ
ポーラトランジスタの、特に耐圧、および電流増幅率、
並びにリニア特性を向上させることができる。 次に、第４図は、ｎチャネルＭＯＳＦＥＴの形成される
ｐ型ウェル領域１６、並びに高濃度ｐ＋型埋込層１６″
の不純物濃度プロファイルを示している。 第４図に示すように、まず、深い位置にある高濃度ｐ◆
型埋込層１６゛の不純物濃度は、３Ｘ’ｌＯ１０１７ｃ
１’程度と高い。また、ｐ型ウェル領域１６の不純物濃
度は、その表面で３×１０１６ａｓ−’程度あり、深（
なるにつれ、徐々に、その濃度は低下している。この・
ｐ型ウェル領域１６は、イオン注入により形成され、さ
らに、その形成後、種々の熱処理を、低温、かつ短時間
で行なうようにすることにより、上記高濃度ｐ型埋込層
１６゛の不純物が、上方のｐ型ウェル領域１６へ拡散し
ないようにしている。このことから、ｎチャネルＭＯＳ
ＦＥＴにおいて、特性が変動することはなくなり、信頼
性が向上する。また、上記高濃度ｐ◆型埋込層１６゛に
、ある程度のｐ型不純物濃度の高い領域を残すことがで
きる。このことから、上記ｎ型ウェル領域１５、および
１５゛と、ｎ’Ｊ１エピタキシャル層１４とのバンチス
ルーを充分に防止でき、さらに、例えばα線によるソフ
トエラーに対しても強い耐性を持たせることもできる。 すなわち、上記９ｍ不純物濃度の高い領域は、上記α線
が、メモリＬＳＩ内に侵入することによって発生する電
子の、ウェル領域に対する拡散のバリヤ層となる。また
、ｎチャネルＭＯＳＦＥＴにおいて、これが形成される
、ｐ型ウェル領域１６の不純物濃度が高くなっているこ
とにより、ショートチャネル効果を抑制することができ
る。 このように、２種類の第１と、第２のバイポーラトラン
ジスタとを同一半導体基板上に形成できることから、外
部電源電圧、例えば５ｖが直接、印加されるような回路
部には、高耐圧の第１のバイポーラトランジスタを用い
、また、上記例えば５ｖの外部電源電圧を、装置内部で
降圧し、この降圧された内部電源電圧、例えば３ｖが印
加されるような回路部には、耐圧は低いが、高周波特性
に優れたｇａ２のバイポーラトランジスタを用いること
ができる。このようにすれば、現在、半導体装置の集積
度向上のための手段として為されつつある、外部電源電
圧を装置内部で降圧し、この降圧された内部電源電圧で
、内部回路を動作させるという方法に、充分に適合した
半導体装置となる。 また、上記一実施例に係わる半導体装置では、上記第２
のバイポーラトランジスタの形成されるｎ型ウェル領域
１５゛は、ｐチャネルＭＯＳＦＥＴの形成されるｎ型ウ
ェル領域１５と、全（同一の不純物分布を持つ領域、す
なわち、同一の工程で形成された領域であるので、工程
数の増加は一切ない。 尚、本発明１こあっては、第１のバイポーラトランジス
タの形成される領域、すなわち、ｎＷ１エピタキシャル
層１４の不純物濃度は％ ５Ｘ１０”３−３〜２Ｘ１０
”ｃｍ−’の範囲に設定されるのが実用範囲である。ま
た、上記ｎ型エピタキシャル層１４の形成後、ｐチャネ
ルＭＯＳＦＥＴ、および第２のバイポーラトランジスタ
が形成される領域、すなわち、ｎＷ１ウェル領域１５、
および１５′と、並びにｎチャネルＭＯＳＦＥＴの形成
される領域、すなわち、ｐ型ウェル領域１６とを形成す
るために、不純物のイオン注入を行なうが、これら各ウ
ェル領域の不純物濃度を、その表面で、３Ｘ１０” ｃ
ｓ−３〜２Ｘ１０” ｅｒａ−’に設定されるのが実用
範囲である。また、特にメモリＬＳＩのように、ソフト
エラーに対してきびしい半導体装置を形成する際には、
高濃度ｐ◆型埋込層１６゛の不純物濃度を、Ｉ Ｘ １
０” ｃｍ−３〜５ＸＩＱ”ａｓ−’に設定し、さらに
、上記ｎ型エピタキシャル層１４の厚さを、１．０ｔｎ
ａ〜１．８−に設定する。かつ、このｎ型エピタキシャ
ル層１４形成後の熱処理を、例えば１０５０℃以上では
、１０分間以上の熱処理を行なわないようにして、高濃
度ｐ◆型埋込層１６′の不純物のウェル領域に対する拡
散が行なわれないようにする。 ［発明の効果Ｊ 以上説明したようにこの発明によれば、バイポーラトラ
ンジスタとＭＯ５ＦＥとの混載ＬＳＩを構成する半導体
装置において、高周波特性のよいバイポーラトランジス
タと、耐圧、増幅率、およびリニア特性のよいバイポー
ラトランジスタとを、同一半導体基板上に、−切の工程
数の増加なしに形成でき、さらに、ＭＯＳＦＥＴの信頼
性も向上し、ひいては、ソフトエラー耐性の強いバイポ
ーラトランジスタとＭＯＳＦＥＴとの混載ＬＳＩを構成
する半導体装置およびその製造方法が提供される。 また、本発明による半導体装置は、半導体装置の集積度
向上のため、外部電源電圧より、内部電源電圧を低くす
るという方法に、特に最適な構造を持っている。
を構成する半導体装置において、少なくとも第１、第２
の２つのバイポーラトランジスタを有し、この第１、第
２のバイポーラトランジスタのコレクタ濃度が、おのお
の異なることを特徴とする。 このようなバイポーラトランジスタと ＭＯＳＦＥＴとの混載ＬＳＩを構成する半導体装置の製
造方法においては、例えば第１導電型の半導体基板表面
に、第１導電型、および第２導電型の埋込層を形成する
工程と、この第１導電型、および第２導電型の埋込層が
形成された３８１導電型の半導体基板上に第２導電型の
エピタキシャル層を形成する工程と、この第２導電型の
エピタキシャル層内に、第２導電型の第１＞第２のウェ
ル領域、および第１導電型の第３のウェル領域を形成す
る工程と、上記第２導電型の第１のウェル領域に第１の
ＭＯＳＦＥＴ、上記第２導電型の第２のウェル領域に第
１のバイポーラトランジスタ、上記第１導電型の第３の
ウェル領域に第２のＭＯＳＦＥＴ、および上記第１導電
型のエピタキシャル層に第２のバイポーラトランジスタ
を形成する工程とを具備することを特徴とする。 （作用） 上記のようなバイポーラトランジスタとＭＯＳＦＥＴと
の混載ＬＳＩを構成する半導体装置にあっては、第１、
第２のコレクタ濃度の異なるバイポーラトランジスタを
具備することにより、遮断周波数が高い、すなわち、高
周波数特性のよいバイポーラトランジスタ（コレクタ濃
度高）と、ベース−コレクタ間耐圧が高く、アーリー電
圧も高い、すなわち、耐圧が高く、増幅率、およびリニ
ア特性のよいバイポーラトランジスタ（コレクタ濃度低
）とを同一基板内に備えることができる。 また、その製造方法においては、第２導電型のエピタキ
シャル層に対し、さらに、第２導電型の不純物濃度の高
いウェル領域を形成することによって、工程数の増加な
しに、不純物濃度の異なるバイポーラトランジスタの形
成領域を得ることができる。すなわち、この第２導電型
の不純物濃度の高いウェル領域と、上記第２導電型のエ
ピタキシャル層とを、バイポーラトランジスタの形成領
域とする。また、ＭＯＳＦＥＴにおいては、不純物濃度
の高いウェル領域に形成することにより、ショートチャ
ネル効果を防止することができる。また、第１導電型の
埋込層上に、反対導電型の第２導電型のエピタキシャル
層を形成し、さらに、この第２導電型のエピタキシャル
層に対し、不純物を追加する形で、第２導電型のウェル
領域を形成するので、低温、かつ短時間の熱処理で第２
導電型のウェル領域を形成できる。このことから、第１
導電型の不純物の上方への拡散が低減される。 したがって、この第１導電型の埋込層の上方に形成され
るＭＯＳＦＥＴにおいて、特性の変動がなくなり、また
、第１導電型の埋込層を、不純物濃度が高い領域として
残留させることができ、例えばα線によるソフトエラー
に対して強い半導体装置が実現できるようになる。 （実施例） 以下、図面を参照して、この発明の一実施例に係わる半
導体装置およびその製造方法について説明する。 第１図（ａ）ないし第１図（ｊ）は、この発明の一実施
例に係わるバイポーラトランジスタとＭＯＳＦＥＴとの
混ａＬｓ１を構成する半導体装置を製造工程順に示した
断面図、第２図は、上記半導体装置のｐチャネルＭＯＳ
ＦＥＴ、および第２のバイポーラトランジスタが形成さ
れるｎ型ウェル領域の不純物濃度プロファイルを示す図
、第３図は、第１のバイポーラトランジスタが形成され
るｎ型エピタキシャル層の不純物濃度プロファイルを示
す図、第４図は、ｎチャネルＭＯＳＦＥＴが形成される
ｐ型ウェル領域の不純物濃度プロファイルを示す図であ
る。 まず、第１図（ａ）に示すように、ｐ型シリコン基板（
面方位１００）１０上に、例えば熱酸化法により、酸化
膜１１を形成する。次に、この酸化膜１１を、例えばホ
トレジストを用いた写真蝕刻法により、選択的に除去し
、所定の高濃度ｎ◆型埋込層形成用パターンにパターニ
ングする。次に、このパターニングされた酸化膜１１の
開孔部第２から、例えばｎ型不純物であるアンチモン（
Ｓ ｂ）の気相拡散、もしくはヒ素（Ａｓ）、または上
記アンチモンのイオン注入、および拡散により、高濃度
ｎ◆型埋込層１３を形成する。 次に、第１図（ｂ）に示すように、上記酸化膜１１を除
去する。次に、全面に、図示しないホトレジストを塗布
し、写真蝕刻法により、この図示しないホトレジストを
所定の高濃度ｐ◆型埋込層形成用パターンにパターニン
グする。次に、このパターニングされた図示しないホト
レジストの開孔部から、例えばｐ型不純物であるボロン
（Ｂ）を、加速電圧１００ＫｅＶ、ドーズ量１、 ５ｘ
１０” ’ ｃｓ−２の条件でイオン注入、および拡
散させることにより、高濃度ｐ◆型埋込拡散層１６゛を
形成する。次に、図示しないホトレジストを除去する。 次に、第１図（ｃ）に示すように、上記埋込拡散層１３
、および１６′の形成されたｐ型シリコン基板上に、例
えばＣＶＤ法により、ｎ型不純物として、リンＣＰ）を
１ｘｌＯ”ａｓ−’程度含むｎ型エピタキシャル層１４
を形成する。この時、ｎ型エピタキシャル層１４の成長
温度は、例えば１１３０℃であり、その厚さは、１．２
ｔｔｓである。 次に、第１図（ｄ）に示すように、全面に、図示しない
ホトレジストを塗布し、写真蝕刻法により、この図示し
ないホトレジストを、ｐチャネルＭＣ）Ｓ Ｆ Ｅ Ｔ
、および第２のバイポーラトランジスタ形成領域パター
ンにパターニングする。 次に、この図示しないホトレジストの開孔部から、例え
ばｎ型不純物であるり、ンを、加速電圧１６０ＫｅＶ、
ドーズｊｉ５ｘｌＯ第２ａｍ−２の条件でイオン注
入、および拡散させることにより、ｐチャネルＭＯＳＦ
ＥＴが形成されるｎ型ウェル領域１５、並びにバイポー
ラトランジスタが形成されるｎ型ウェル領域１５″を選
択的に形成する。次に、上記図示しないホトレジストを
除去する。次に、再度、全面に、図示しないホトレジス
トを塗布し、写真蝕刻法により、この図示しないホトレ
ジストを、ｎチャネルＭＯＳＦＥＴ形成領域パターンに
パターニングする。次に、この図示しないホトレジスト
の開孔部から、例えばｐ型不純物であるボロンを、加速
電圧１００ ＫｅＶ 、ドーズ量６Ｘ１０第２ｃｍ−２
の条件でイオン注入、および拡散させることにより、ｎ
チャネルＭＯＳＦＥＴが形成されるｐ型ウェル領域１６
を選択的に形成する。次に、図示しないホトレジストを
除去する。 また、この第１図（ｄ）に示すウェル領域形成の工程で
は、上記の工程とは逆に、最初にｐ型ウェル領域１６を
形成し、次に、ｎ型ウェル領域１５、および１５′を形
成しても構わない。ただし、ｐ型ウェル領域１６形成後
は、例えば温度１０５０℃以上では、１０分間以上の熱
処理を行なわないようにして、高濃度ｐ◆型埋込層１６
″の不純物のウェル領域に対する拡散が行なわれないよ
うにする。 次に、第１図（ｅ）に示すように、上記ｎ型ウェル領域
１５、および１５゛、並びにｐ型ウェル領域１６が形成
されたｎ型エピタキシャル２９３２層１４の表面に、例
えば選択酸化法により、素子分離領域として、フィール
ド酸化膜１７を、例えば厚さ６０００人程度形成する。 この時、フィールド酸化膜１７の形成に先立ち、フィー
ルド反転防止用の不純物を、はぼフィールド酸化膜形成
領域全体に、あらかじめ、イオン注入しておき、フィー
ルド酸化時の熱を利用して、反転防止層１８を形成する
。次に、飼えば熱酸化法により、上記フィールド酸化膜
で分離された素子領域において、厚さ１５０人程変色な
るように、ダミーゲート酸化膜１９を形成する。次に、
このダミーゲート酸化膜１９を通して、上記ｎ型ウェル
領域１５、およびｐ型ウェル領域１６に対し、しきい値
合わせ込み用、およびパンチスルー防止用の不純物をイ
オン注入し、チャネルイオン注入領域２０、および２１
を形成する。これらのチャネルイオン注入領域２０、お
よび２１のうち、まず、ｎ型ウェル領域１５に形成され
るチャネルイオン注入領域２０は、ｐ型不純物であるボ
ロンを、加速電圧２０ ＫｅＶ 、ドーズ量３Ｘ１０第
２Ｃａ＋−２の一条件でイオン注入、さらに、ｎ型不純
物であるリンを加速電圧２４０ ＫｅＶ 、ドーズ量２
Ｘ１０第２ａａ−２の条件でイオン注入の２回のイオン
注入によって形成される。一方、ｐ型ウェル領域１６に
形成されるチャネルイオン注入領域２１は、ｐ型不純物
であるボロンを、加速電圧２０ ＫｅＶ 、 ドーズ
量４ＸＩＱ第２ｃｍ−２の条件でイオン注入によって形
成される。次に、上記ダミーゲート酸化膜１９を通して
、ｎ型エピタキシャル層１４、およびｎ型ウェル領域１
５′に対し、ｎ型不純物であるリンを、加速電圧３２０
ＫｅＶ、ドーズ量Ｉ Ｘ １０” ｃｍ−２の条件でイ
オン注入、および拡散させることにより、上記高濃度ｎ
十型埋込層１３に接する高濃度ｎ◆梨型外コレクタ領域
２２を形成する。 次に、第１図（ｆ）に示すように、上記ダミーゲート酸
化膜１９を除去する。次に、例えば熱酸化法により、上
記フィールド酸化膜１７で分離された素子領域において
、厚さ１５０人程変色なるように、ゲート酸化膜２３を
形成する。次に、全面に、例えばＣＶＤ法により、ポリ
シリコン層２４を、所定の厚さに形成する。次に、この
ポリシリコン層２４に対し、ｐ型の不純物をイオン注入
、および拡散させることにより、ポリシリコン層２４を
低抵抗化する。 次に、第１ｖ！Ｊ（ｇ）に示すように、例えばホトレジ
ストを用いた写真蝕刻法により、上記ポリシリコン層２
４、およびゲート酸化膜２３を、ＭＯＳＦＥＴのゲート
電極として、ｎ型ウェル領域１５、およびｐ型ウェル領
域１６上に残るように、順次バターニングする。次に、
図示しないホトレジストを塗布し、写真蝕刻法により、
この図示しないホトレジストの、ｎ型ウェル領域１５の
ほぼ上部、並びにｎ型エピタキシャル層１４、およびｎ
１Ｍウェル領域１５″内のバイポーラトランジスタのベ
ース形成領域上に開孔部を形成する。 次に、この図示しないホトレジストに形成された開孔部
から、例えばｐ型不純物であるフッ化ボロン（ＢＦ２）
を、加速電圧５０ ＫｅＶ 、ドーズ量５Ｘ１０”ｃＩ
Ｉ−２の条件でイオン、および拡散させることにより、
高濃度ｐ◆◆ソース領域２５、および高濃度ｐ十型ドレ
イン領域２６、並びに高濃度ｐ◆型郊外部ベース領域７
を形成する。この時、上記ｎ型ウェル領域１５のほぼ□
上部の開孔部から、イオン注入されたフッ化ボロンは、
ゲート電極、２４、およびフィールド酸化膜１７をマス
クにして、ｎ型ウェル領域１５に導入される。次に、再
度、図示しないホトレジストを塗布し、写真蝕刻法によ
り、この図示しないホトレジストの、ｐ型ウェル領域１
６のほぼ上部に開孔部を形成する。 次に、この図示しないホトレジストに形成された開孔部
から、ｎ型不純物であるリンを、加速電圧６０ ＫｅＶ
、 ドーズ量４Ｘ１０１３Ｑｍ−２の条件でイオン注
入、および拡散させることにより、低濃度ｎ−型ソース
領域２８、および低濃度ｎ″″型ドレイン領域２９を形
成する。このように、低濃度で形成することにより、こ
こに形成されるｎチャネルＭＯＳＦＥＴは、ＬＤＤ構造
′として形成される。 また、この時、上記９ｍウェル領域１６のほぼ上部の開
孔部から、イオン注入されたリンは、ゲート電極２４、
およびフィールド酸化膜１７をマスクにして、ｐ型ウェ
ル領域１６に導入される。 次に、第１図（ｈ）に示すように、全面に、例えばＣＶ
Ｄ法により、ＣＶＤ酸化膜を、例えば２０００人程度形
成する。次に、このＣＶＤ酸化膜を、例えばＲＩＥ法等
の異方性エツチングにより、ＣＶＤ酸化膜３０が、上記
ゲート電極２４の側壁にのみ残るようにエツチングする
。この異方性エツチングされたＣＶＤ酸化膜３０は、上
記ｎチャネルＭＯＳＦＥＴのＬＤＤ構造を形成する際、
サイドウオールスペーサとなる。次に、図示しないホト
レジストを塗布し、写真蝕刻法により、この図示しない
ホトレジストの、ｐ型ウェル領域１６のほぼ上部に開孔
部を形成する。次に、この図示しないホトレジストの開
孔部から、例えばｎ型不純物であるヒ素を、加速電圧５
０ ＫｅＶ 、ドーズｆｆ１５Ｘ １０” ’ （！１
１−２の条件でイオン注入、および熱拡散させることに
より、高濃度ｎ◆型ソース領域３１、および高濃度ｎ◆
型ドレイン領域３２を形成する。よって、ここに形成さ
れるｎチャネルＭＯＳＦＥＴは上記ＬＤＤ構造となる。 この時、ｐ型ウェル領域１６のほぼ上部の開孔部から、
イオン注入されたヒ素は、ゲート電極２４、サイドウオ
ールスペーサ３０、およびフィールド鰻化膜１７をマス
クにして、ｐ型ウェル領域１６（低濃度ｎ−型ソース、
およびドレイン領域２８．２９）に導入される。次に、
上記図示しないホトレジストを除去する。次に、温度９
００℃、酸素雰囲気中で、３０分間の酸化を行なうこと
により、後酸化膜３３を形成する。次に、全面に、ホト
レジスト３３゛を塗布し、写真蝕刻法により、このホト
レジスト３３゛の、ｎ型エピタキシャル層１４、および
ｎ型ウェル領域１５゛のほぼ上部に開孔部を形成する。 次に、このホトレジスト３３の開孔部から、ｐ型不純物
であるフッ化ボロンを、加速電圧３０ ＫｅＶ 、ドー
ズ量５ｘ１０１３ｃＩｌ−２の条件でイオン注入、およ
び拡散させることにより、上記ｎ型エピタキシャル層１
４、およびｎ型ウェル領域１５゛内に、バイポーラトラ
ンジスタのｐ型内部ベース領域３４を形成する。 次に、第１図（ｉ）に示すように、上記ホトレジスト３
３′・を除去する。次に、全面に、例えばＣＶＤ法によ
り、層間絶縁膜として、ＣＶＤ酸化膜３５を形成する。 次に、このＣＶＤ酸化膜３５を通して、上記バイポーラ
トランジスタのｐｌ！内部ベース領域３４、およびｎチ
ャネルＭＯＳＦＥＴの高濃度ｎ十型ドレイン領域３２に
対し、例えばホトレジストを用いた写真蝕刻法により、
コンタクト孔３６、および３７内も含み、全面に、例え
ばＣＶＤ法により、ポリシリコン層を形成する。次に、
このポリシリコン層を、例えばホトレジストを用いた写
真蝕刻法により、エミッタ電極、並びに高抵抗素子およ
び配線領域とすべき場所のみ残るようにバターニングし
、ポリシリコン層３８、および３９を形成する。次に、
全面に、ホトレジスト４０を塗布し、写真蝕刻法により
、このホトレジスト４０を、ポリシリコン層３９の一部
分にのみ残るようにバターニングする。次に、このポリ
シリコン層３９の一部分に残ったホトレジスト４０をマ
スクに、上記ポリシリコン層３８、および３９に対し、
ｎ型不純物であるヒ素を、加速電圧５０ ＫｅＶ 、ド
ーズ量５Ｘ１０”ｃａ＋−２の条件でイオン注入するこ
とにより、ポリシリコン層３８を低抵抗化する。さらに
、上記ｐ型内部ベース領域３４内に、高濃度ｎ十型エミ
ッタ領域４１を形成する。また、同時に、ポリシリコン
層３８の一部分を低抵抗化して、ｎチャネルＭＯＳＦＥ
Ｔのドレイン配線、および高抵抗素子４２を形成する。 次に、第１図′（ｊ）に示すように、上記ｎ型不純物で
あるヒ素のイオン注入の後、温度９００℃乃至１１００
℃で、５秒間乃至１分間の熱処理、いわゆるラピッドア
ニールを行なうことにより、さらに、良好なコンタクト
特性を得ることができる。次に、全面に、例えばＣＶＤ
法により、ＣＶＤ酸化膜とＢＰＳＧ膜とからなる層間絶
縁膜４３を形成する。次に、この層間絶縁膜をリフ口、
すなわち、表面の平坦化を行なう。次に、この層間絶縁
膜４３を通して、上記バイポーラトランジスタのエミッ
タ電極としてのポリシリコン層３８、配線としてのポリ
シリコン層３９、およびｐチャネルＭＯＳＦＥＴのソー
ス領域２５に対し、コンタクト孔４４．４５、および４
６を開孔する。 次に、全面に、例えば真空蒸着法により、配線用のアル
ミニウム膜を形成する。次に、このアルミニウム膜を、
例えばホトレジストを用いた写真蝕刻法により、所定の
配線パターンにバターニングするこ・とによって、アル
ミニウム配線４７．４８、および４９を形成する。この
後、図示はしないが表面保護膜等を形成することにより
、この発明の一実施例に係わる半導体装置が製造される
。このようにして、製造された半導体装置において、ポ
リシリコン層３９の一部に形成された高抵抗素子４２は
、例えばスタティック型メモリセルの負荷抵抗として使
用される。 尚、上記一実施例では、ｎチャネル ＭＯＳＦＥＴをＬＤＤ構造、また、ｐチャネルＭＯＳＦ
ＥＴを通常の構造としたが、それぞれの素子のサイズに
より、これらのＭＯＳＦＥＴでは、最適な構造を用いて
よいことは勿論である。 次に、上記一実施例に係わる半導体装置において、ｐチ
ャネルＭＯＳＦＥＴ、および第２のバイポーラトランジ
スタが形成される領域、第１のバイポーラトランジスタ
が形成される領域、およびｎチャネルＭＯＳＦＥＴの形
成される領域の不純物濃度プロファイルについて説明す
る。 まず、ｉＪ２図は、ｐチャネルＭＯＳＦＥＴ、および第
２のバイポーラトランジスタの形成されるｎ型ウェル領
域１５、および１５゛、並びに高濃度ｎ十型埋込層１３
の不純物濃度プロファイルを示している。 第２図に示すように、まず、深い位置にある高濃度ｎ◆
型埋込層１３の不純物濃度は、ｌＸｌ０１９ｃｍ−３程
度と高い。また、ｎ型ウェル領域１５、および１５″の
不純物濃度は、その表面で３Ｘ１０１６（至）−３程度
あり、深くなるにつれ、徐々に、その濃度は低下してい
る。そして、上記高濃度埋込ｎ◆型埋込層と接する位置
では、はぼｎ型エピタキシャル層１４と同じ不純物濃度
となっている。つまり、上記ｎ！！２ウェル領域１５、
および１５゛では、不純物濃度プロファイルに傾きが生
じている。このことから、第２のバイポーラトランジス
タにおいて、例えばこのバイポーラトランジスタの電流
増幅率ｈｐｇ−１００のとき、コレフタルベース間耐圧
ＢＶｃｅｏ＝１５Ｖ、エミッターコレクタ間耐圧ＢＶｃ
Ｅ ０−５Ｖ％アーリー電圧ＶＡＮ−１０Ｖ、および
最大遮断周波数ｆｖｍＡｘ−１５ＧＨｚとなる。したが
ッテ、最大遮断周波数ｆＴ Ｍ Ａ Ｘが高くなり、バ
イポーラトランジスタの、特に高周波特性を向上させる
ことができる。また、ｐチャネルＭＯＳＦＥＴでは、ｎ
型ウェル領域１５の不純物濃度が高くなっていることに
より、ショートチャネル効果を抑制することができる。 次に、第３図は、第１のバイポーラトランジスタの形成
されるｎ型エピタキシャル層１４、並びに高濃度ｎ十型
埋込層１３の不純物濃度プロファイルを示している。 第３図に示すように、まず、深い位置にある高濃度ｎ＋
型埋込層１３の不純物濃度は、ｌＸｌ０１９ｃｍ−３程
度と高い。また、ｎ型エピタキシャル層１４の不純物濃
度は、その表面で１×１０１６ｃａＩ−３程度あるが、
ｎ型エピタキシャル層１４内に、深くなっても、その濃
度は低下、あるいは増加することはない。そして、上記
高濃度埋込ｎ◆型埋込層１３と接する位置でも、その表
面と同じ不純物濃度となっている。つまり、上記ｎ型エ
ピタキシャル層１４では、不純物濃度プロファイルに傾
きがない。すなわち、フラットとなっている。このこと
から、第１のバイポーラトランジスタにおいて、例えば
上記第２のバイポーラトランジスタ同様に、このバイポ
ーラトランジスタの電流増幅率ｈｐｇ−１００のとき、
コレフタルベース間耐圧ＢＶｃａｏ−４１Ｖ、エミッタ
ーコレクタ間耐圧ＢＶＣＥ！０−１３Ｖ、アーリー電圧
ＶＡＦ−５１Ｖ、および最大遮断周波数ｌｒ Ｍ Ａ
Ｘ−８ＧＨｚとなる。したがって、コレフタルベース間
耐圧Ｂ Ｖ ＣＢ Ｏｓエミッタ〜コレクタ間耐圧Ｂｖ
ＣＥ Ｏｓおよびアーリー電圧ＶＡＰが高くなり、バイ
ポーラトランジスタの、特に耐圧、および電流増幅率、
並びにリニア特性を向上させることができる。 次に、第４図は、ｎチャネルＭＯＳＦＥＴの形成される
ｐ型ウェル領域１６、並びに高濃度ｐ＋型埋込層１６″
の不純物濃度プロファイルを示している。 第４図に示すように、まず、深い位置にある高濃度ｐ◆
型埋込層１６゛の不純物濃度は、３Ｘ’ｌＯ１０１７ｃ
１’程度と高い。また、ｐ型ウェル領域１６の不純物濃
度は、その表面で３×１０１６ａｓ−’程度あり、深（
なるにつれ、徐々に、その濃度は低下している。この・
ｐ型ウェル領域１６は、イオン注入により形成され、さ
らに、その形成後、種々の熱処理を、低温、かつ短時間
で行なうようにすることにより、上記高濃度ｐ型埋込層
１６゛の不純物が、上方のｐ型ウェル領域１６へ拡散し
ないようにしている。このことから、ｎチャネルＭＯＳ
ＦＥＴにおいて、特性が変動することはなくなり、信頼
性が向上する。また、上記高濃度ｐ◆型埋込層１６゛に
、ある程度のｐ型不純物濃度の高い領域を残すことがで
きる。このことから、上記ｎ型ウェル領域１５、および
１５゛と、ｎ’Ｊ１エピタキシャル層１４とのバンチス
ルーを充分に防止でき、さらに、例えばα線によるソフ
トエラーに対しても強い耐性を持たせることもできる。 すなわち、上記９ｍ不純物濃度の高い領域は、上記α線
が、メモリＬＳＩ内に侵入することによって発生する電
子の、ウェル領域に対する拡散のバリヤ層となる。また
、ｎチャネルＭＯＳＦＥＴにおいて、これが形成される
、ｐ型ウェル領域１６の不純物濃度が高くなっているこ
とにより、ショートチャネル効果を抑制することができ
る。 このように、２種類の第１と、第２のバイポーラトラン
ジスタとを同一半導体基板上に形成できることから、外
部電源電圧、例えば５ｖが直接、印加されるような回路
部には、高耐圧の第１のバイポーラトランジスタを用い
、また、上記例えば５ｖの外部電源電圧を、装置内部で
降圧し、この降圧された内部電源電圧、例えば３ｖが印
加されるような回路部には、耐圧は低いが、高周波特性
に優れたｇａ２のバイポーラトランジスタを用いること
ができる。このようにすれば、現在、半導体装置の集積
度向上のための手段として為されつつある、外部電源電
圧を装置内部で降圧し、この降圧された内部電源電圧で
、内部回路を動作させるという方法に、充分に適合した
半導体装置となる。 また、上記一実施例に係わる半導体装置では、上記第２
のバイポーラトランジスタの形成されるｎ型ウェル領域
１５゛は、ｐチャネルＭＯＳＦＥＴの形成されるｎ型ウ
ェル領域１５と、全（同一の不純物分布を持つ領域、す
なわち、同一の工程で形成された領域であるので、工程
数の増加は一切ない。 尚、本発明１こあっては、第１のバイポーラトランジス
タの形成される領域、すなわち、ｎＷ１エピタキシャル
層１４の不純物濃度は％ ５Ｘ１０”３−３〜２Ｘ１０
”ｃｍ−’の範囲に設定されるのが実用範囲である。ま
た、上記ｎ型エピタキシャル層１４の形成後、ｐチャネ
ルＭＯＳＦＥＴ、および第２のバイポーラトランジスタ
が形成される領域、すなわち、ｎＷ１ウェル領域１５、
および１５′と、並びにｎチャネルＭＯＳＦＥＴの形成
される領域、すなわち、ｐ型ウェル領域１６とを形成す
るために、不純物のイオン注入を行なうが、これら各ウ
ェル領域の不純物濃度を、その表面で、３Ｘ１０” ｃ
ｓ−３〜２Ｘ１０” ｅｒａ−’に設定されるのが実用
範囲である。また、特にメモリＬＳＩのように、ソフト
エラーに対してきびしい半導体装置を形成する際には、
高濃度ｐ◆型埋込層１６゛の不純物濃度を、Ｉ Ｘ １
０” ｃｍ−３〜５ＸＩＱ”ａｓ−’に設定し、さらに
、上記ｎ型エピタキシャル層１４の厚さを、１．０ｔｎ
ａ〜１．８−に設定する。かつ、このｎ型エピタキシャ
ル層１４形成後の熱処理を、例えば１０５０℃以上では
、１０分間以上の熱処理を行なわないようにして、高濃
度ｐ◆型埋込層１６′の不純物のウェル領域に対する拡
散が行なわれないようにする。 ［発明の効果Ｊ 以上説明したようにこの発明によれば、バイポーラトラ
ンジスタとＭＯ５ＦＥとの混載ＬＳＩを構成する半導体
装置において、高周波特性のよいバイポーラトランジス
タと、耐圧、増幅率、およびリニア特性のよいバイポー
ラトランジスタとを、同一半導体基板上に、−切の工程
数の増加なしに形成でき、さらに、ＭＯＳＦＥＴの信頼
性も向上し、ひいては、ソフトエラー耐性の強いバイポ
ーラトランジスタとＭＯＳＦＥＴとの混載ＬＳＩを構成
する半導体装置およびその製造方法が提供される。 また、本発明による半導体装置は、半導体装置の集積度
向上のため、外部電源電圧より、内部電源電圧を低くす
るという方法に、特に最適な構造を持っている。
第１図（ａ）ないし第１図（ｊ）は、この発明の一実施
例に係わる半導体装置を製造工程順に示した断面図、第
２図は、この発明の一実施例に係わる半導体装置のｐチ
ャネルＭＯＳＦＥＴおよび第２のバイポーラトランジス
タが形成されるｎ型ウェル領域の不純物濃度プロファイ
ルを示す図、第３図は、この発明の一実施例に係わる半
導体装置の第１のバイポーラトランジスタが形成される
ｎ型エピタキシャル層の不純物濃度プロファイルを示す
図、第４図は、この発明の一実施例に係わる半導体装置
のｎチャネルＭＯ９ＦＥＴが形成されるｐ型ウェル領域
の不純物濃度プロファイルを示す図、第５図は、従来技
術による半導体装置の断面図、第６図は、従来技術によ
る半導体装置のｐチャネルＭＯＳＦＥＴおよびバイポー
ラトランジスタが形成されるｎ型ウェル領域の不純物濃
度プロファイルを示す図、第７図は、従来技術による半
導体装置のｎチャネルＭＯ３ＦＥＴが形成されるｐ型ウ
ェル領域の不純物濃度プロファイルを示す図である。 １０・・・ｐ型シリコン基板、ＩＪ・・・酸化膜、第２
・・・開孔部、１３・・・高濃度ｎ◆型埋込層、１４・
・・ｎ型エピタキシャル層、１５．１５＝・・・ｎ型ウ
ェル領域、１６・・・ｐ型ウェル領域、１７・・・フィ
ールド酸化膜、１８・・・反転防止層、１９・・・ダミ
ーゲート酸化膜、２０．２１・・・チャネルイオン注入
領域、２２・・・高濃度ｎ＋型外部コレクタ領域、２３
・・・ゲート酸化膜、２４・・・ポリシリコン層（ゲー
ト電極）、２５・・・高濃度ｐ◆型ソース領域、２６・
・・高濃度ｐ＋型トドレイン領域２７・・・高濃度ｐ◆
髪型外ベース領域、２８・・・低濃度ｎ″″型ソース領
域、２９・・・低濃度ｎ″″型ドレイン領域、３０・・
・サイドウオールスペーサ、３１・・・高濃度ｎ÷÷ソ
ース領域、３２・・・高濃度ｎ÷型トドレイン領域３３
・・・後酸化膜、３４・・・ｐ型内部ベース領域、３５
・・・ＣＶＤ酸化膜、３６．３７・・・コンタクト孔、
３８・・・ポリシリコン層（エミッタ電極）、３９・・
・ポリシリコン層（ドレイン配線）、４０・・・ホトレ
ジスト、４１・・・ｎ型エミッタ領域、４２・・・高抵
抗素子、４３・・・層間絶縁膜、４４，４５．４６・・
・コンタクト孔、４７，４８．４９・・・アルミニウム
配線、６１・・・ｐ型シリコン基板、６２・・・高濃度
ｎ◆型埋込層、６３・・・ｎ型ウェル領域、６４・・・
フィールド酸化膜、６５・・・高１度ｎ十型外部コレク
タ領域、６６・・・ｐ型ウェル領域、６７・・・ｎ型ウ
ェル領域、６８・・・ゲート酸化膜、６９・・・ゲート
電極、７０・・・絶縁膜、７１・・・エミッタ電極、７
２・・・ｎ型エミッタ領域、７３・・・ｐ型内部ベース
領域、７４・・・低濃度ｐ÷÷反転防止層、７７・・・
低濃度ｎ＋＋ソース／ドレイン領域、７８・・・高濃度
ｎ÷÷ソース／ドレイン領域、７９・・・ｐ型ソース／
ドレイン領域、８０・・・高濃度ｐ◆髪型外ベース領域
、８１・・・サイドウオールスペーサ、８２・・・層間
絶縁膜、８３・・・ソース°／ドレイン電極、８４・・
・高濃度ｐ÷÷埋込１１８５・・・エミッタ電極、８６
・・・コレクタ電極。 出願人代理人 弁理士 鈴江武彦 深さ→ 第 図 １度 第 図 第 図 第 図 深さ→ 深さ呻 第 図
例に係わる半導体装置を製造工程順に示した断面図、第
２図は、この発明の一実施例に係わる半導体装置のｐチ
ャネルＭＯＳＦＥＴおよび第２のバイポーラトランジス
タが形成されるｎ型ウェル領域の不純物濃度プロファイ
ルを示す図、第３図は、この発明の一実施例に係わる半
導体装置の第１のバイポーラトランジスタが形成される
ｎ型エピタキシャル層の不純物濃度プロファイルを示す
図、第４図は、この発明の一実施例に係わる半導体装置
のｎチャネルＭＯ９ＦＥＴが形成されるｐ型ウェル領域
の不純物濃度プロファイルを示す図、第５図は、従来技
術による半導体装置の断面図、第６図は、従来技術によ
る半導体装置のｐチャネルＭＯＳＦＥＴおよびバイポー
ラトランジスタが形成されるｎ型ウェル領域の不純物濃
度プロファイルを示す図、第７図は、従来技術による半
導体装置のｎチャネルＭＯ３ＦＥＴが形成されるｐ型ウ
ェル領域の不純物濃度プロファイルを示す図である。 １０・・・ｐ型シリコン基板、ＩＪ・・・酸化膜、第２
・・・開孔部、１３・・・高濃度ｎ◆型埋込層、１４・
・・ｎ型エピタキシャル層、１５．１５＝・・・ｎ型ウ
ェル領域、１６・・・ｐ型ウェル領域、１７・・・フィ
ールド酸化膜、１８・・・反転防止層、１９・・・ダミ
ーゲート酸化膜、２０．２１・・・チャネルイオン注入
領域、２２・・・高濃度ｎ＋型外部コレクタ領域、２３
・・・ゲート酸化膜、２４・・・ポリシリコン層（ゲー
ト電極）、２５・・・高濃度ｐ◆型ソース領域、２６・
・・高濃度ｐ＋型トドレイン領域２７・・・高濃度ｐ◆
髪型外ベース領域、２８・・・低濃度ｎ″″型ソース領
域、２９・・・低濃度ｎ″″型ドレイン領域、３０・・
・サイドウオールスペーサ、３１・・・高濃度ｎ÷÷ソ
ース領域、３２・・・高濃度ｎ÷型トドレイン領域３３
・・・後酸化膜、３４・・・ｐ型内部ベース領域、３５
・・・ＣＶＤ酸化膜、３６．３７・・・コンタクト孔、
３８・・・ポリシリコン層（エミッタ電極）、３９・・
・ポリシリコン層（ドレイン配線）、４０・・・ホトレ
ジスト、４１・・・ｎ型エミッタ領域、４２・・・高抵
抗素子、４３・・・層間絶縁膜、４４，４５．４６・・
・コンタクト孔、４７，４８．４９・・・アルミニウム
配線、６１・・・ｐ型シリコン基板、６２・・・高濃度
ｎ◆型埋込層、６３・・・ｎ型ウェル領域、６４・・・
フィールド酸化膜、６５・・・高１度ｎ十型外部コレク
タ領域、６６・・・ｐ型ウェル領域、６７・・・ｎ型ウ
ェル領域、６８・・・ゲート酸化膜、６９・・・ゲート
電極、７０・・・絶縁膜、７１・・・エミッタ電極、７
２・・・ｎ型エミッタ領域、７３・・・ｐ型内部ベース
領域、７４・・・低濃度ｐ÷÷反転防止層、７７・・・
低濃度ｎ＋＋ソース／ドレイン領域、７８・・・高濃度
ｎ÷÷ソース／ドレイン領域、７９・・・ｐ型ソース／
ドレイン領域、８０・・・高濃度ｐ◆髪型外ベース領域
、８１・・・サイドウオールスペーサ、８２・・・層間
絶縁膜、８３・・・ソース°／ドレイン電極、８４・・
・高濃度ｐ÷÷埋込１１８５・・・エミッタ電極、８６
・・・コレクタ電極。 出願人代理人 弁理士 鈴江武彦 深さ→ 第 図 １度 第 図 第 図 第 図 深さ→ 深さ呻 第 図
Claims (5)
- （１）バイポーラトランジスタとＭＯＳＦＥＴとの混載
ＬＳＩを構成する半導体装置において、少なくとも第１
、第２の２つのバイポーラトランジスタを有し、この第
１、第２のバイポーラトランジスタのコレクタ濃度が、
おのおの異なることを特徴とする半導体装置。 - （２）前記第１、第２のバイポーラトランジスタにおい
て、第１のバイポーラトランジスタのコレクタ濃度が第
１導電型の半導体基板、あるいは第１導電型のエピタキ
シャル層の不純物濃度と同じであり、第２のバイポーラ
トランジスタのコレクタ濃度は、上記第１のバイポーラ
トランジスタのコレクタ濃度より高く、かつその濃度プ
ロファイルはＭＯＳＦＥＴが形成される領域の不純物濃
度プロファイルと同じであることを特徴とする請求項（
１）記載の半導体装置。 - （３）前記第１、第２のバイポーラトランジスタにおい
て、コレクタ濃度の低い第１のバイポーラトランジスタ
には外部電源電圧が印加され、コレクタ濃度の高い第２
のバイポーラトランジスタには外部電源電圧より低い降
圧された電圧が印加されることを特徴とする請求項（１
）あるいは請求項（２）のいずれかに記載の半導体装置
。 - （４）前記ＭＯＳＦＥＴは、最小ゲート長が０．７μｍ
以下であることを特徴とする請求項（１）記載の半導体
装置。 - （５）バイポーラトランジスタとＭＯＳＦＥＴとの混載
ＬＳＩを構成する半導体装置の製造方法において、第１
導電型の半導体基板表面に、第１導電型、および第２導
電型の埋込層を形成する工程と、この第１導電型、およ
び第２導電型の埋込層が形成された第１導電型の半導体
基板上に第２導電型のエピタキシャル層を形成する工程
と、この第２導電型のエピタキシャル層内に、第２導電
型の第１、第２のウェル領域、および第１導電型の第３
のウェル領域を形成する工程と、上記第２導電型の第１
のウェル領域に第１のＭＯＳＦＥＴ、上記第２導電型の
第２のウェル領域に第１のバイポーラトランジスタ、上
記第１導電型の第３のウェル領域に第２のＭＯＳＦＥＴ
、および上記第１導電型のエピタキシャル層に第２のバ
イポーラトランジスタを形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP1061638A JPH0817179B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置およびその製造方法 |
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| JP1061638A JPH0817179B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置およびその製造方法 |
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