JPH02240960A - 半導体装置 - Google Patents

半導体装置

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JPH02240960A
JPH02240960A JP1062873A JP6287389A JPH02240960A JP H02240960 A JPH02240960 A JP H02240960A JP 1062873 A JP1062873 A JP 1062873A JP 6287389 A JP6287389 A JP 6287389A JP H02240960 A JPH02240960 A JP H02240960A
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transistor
cell
capacitor
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、ダイナミックｒＬＡＭの機能とＥＥＰＲＯ
Ｍの機能を有する半導体装置に関する。
〈従来の技術〉 一般に、電源をオフにしても記憶内容が保持されている
記憶装置は不揮発性メモリ（ＥＥＰＲＯＭ等）と呼ばれ
、電源をオフにすると記憶内容が消失するメモリは揮発
性メモリ（ＲＡＭ等）と呼ばれている。
ところで、不揮発性メモリであるＥＥＦＲＯＭは電源を
オフにしても記憶されているデータを長時間保持するこ
とができるが、データの書き込み／消去時間が１０ｍ５
ｅｃ程度と長≦、また、書き込み／消去回数に制限があ
るため、常時データを書き換える用途には適していない
という問題がある。
一方、揮発性メモリであるＲＡＭはデータの書き換え時
間は１００　ｎ５ｅｃ以下と短く、書き換え回数に制限
はないが、電源をオフにすると記憶されているデータが
消失されるという問題がある。
そこで、常時データを書き換えることができると共に、
書き換えたデータを長時間保持することができる半導体
メモリとしてＥＥＦＲＯＭセルとｒｔＡＭセルを組み合
わせた不揮発性ＲＡＭ（ＮＶＲＡＭ）セルが考えられて
いる。
〈発明が解決しようとする課題〉 従来＋７）ＮＶＲＡＭのセルｌ：Ｇ；ＬＥＥＰＲＯＭに
ＳＲＡＭやＤＲＡＭを組み合わせたものがあり、ＤＲＡ
Ｍを組み合わせたものはＳＲＡＭを組み合わせたものに
比べてセルの占有面積を小さくすることができる。
しかしながら、この場合においても、ＥＥＦＲＯＭとＤ
ＲＡＭの個々の占有面積による制約からＮＶＲＡＭセル
の占有面積を小さくすることが難しく高集積化に適さな
いという問題があった。
本発明ではＥＥＦＲＯＭとＤＲＡＭを組み合わせたＮＶ
ＲＡＭにおいて、より占有面積の小さなセル構造を提供
することを目的とする。
く課題を解決するための手段〉 上記目的を達成するため、この発明は、！個のＭＯＳト
ランジスタと１個のキャパシタで構成されたＤＲＡＭ部
と、１個のＦＬＯＴＯＸ型ＭＯＳトランジスタからなる
ＥＥＦＲＯＭ部とで構成される半導体装置であって、上
記ＦＬＯＴＯＸ型ＭＯＳトランジスタの制御ゲート電極
を上記ＤＲＡＭ部のＭＯＳトランジスタのソース領域に
接続し、かつ上記制御ゲート電極上に絶縁膜を介してキ
ャパシタ電極を設けることにより、上記制御ゲートを上
記ＤＲＡＭ部の蓄積ノードとしたことを特徴としている
。
く作用〉 ＥＥＰＲＯＭセルとＤＲＡＭセルを組み合わせることに
よって、常時データの書き換えを行うときはＤＲＡＭと
して動作させ、またデータを長時間保存する必要のある
ときはＤＲＡＭ部からＥＥＰｒｔＯＭ部へデータを一括
転送してＥＥＦＲＯＭ部にて記憶させる機能を有し、更
にＤＲＡＭ部が一つのＭＯＳトランジスタと一つのスタ
ック型キャパシタで構成され、該キャパシタがその蓄積
ノードをＥＥＦＲＯＭ部の制御ゲートと共有しＥＥＦＲ
ＯＭ部の上部に積層された形となるためｌセル当たりの
素子数が最小となり、従来のＮＶＲＡＭよりも占有面積
の小さなＮＶＲＡＭを形成することができる。
〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。
第１図はこの発明の一実施例の半導体装置のセル回路図
、第２図は上記半導体装置のセル構造を示す断面図であ
る。
このセルは、！個のＭＯＳトランジスタＴ（以下、トラ
ンジスタＴと呼ぶ）と、１個のスタック構造のキャパシ
タＣとからなるＤＲＡＭ部と、１個のＦＬＯＴＯＸ型Ｍ
ＯＳトランジスタＭＴ（以下、トランジスタＭＴと呼ぶ
）からなるＥＥ・ＰＲＯＭ部とで構成されている。
上記トランジスタＴは、そのゲート電極７がワード線に
つながっており、ドレイン拡散層ｌにはビット線がつな
がっている。また、キャパシタＣはプレートキャパシタ
電極６と蓄積ノード（制御ゲート電極）５の間に絶縁膜
を挿入したスタック構造を有しており、蓄積ノード５は
トランジスタＴのソース拡散層３とつながっている。一
方、トランジスタＭＴはデータを長時間蓄積しておくフ
ローティングゲート電極４と、このゲート電極４と基板
拡散層間のトンネル絶縁膜８と、上記制御ゲート電極５
を備えている。
このように構成されたメモリセルの動作について以下に
説明する。
まず、第３図に示すバイアス条件を初期設定モードに設
定する。すなわち、トランジスタＭＴのソース拡散層２
（端子２）をグランド状態にしてトンネル絶縁膜８の基
板側端子をグランド状態にする。そして、プレートキャ
パシタ電極６（端子６）もグランド状態にし、この状態
でワード選択ゲート電極７（端子７）に正バイアス（ｖ
７）を印加してトランジスタＴをオン状態にし、ドレイ
ン拡散層ｌ（端子ｌ）に正バイアス（Ｖｌ）を印加する
。そうすることにより、基板側からフローティングゲー
ト電極４へ電子が注入され、このフローティングゲート
電極４に電荷Ｑｆが蓄積され、トランジスタＭＴのしき
い値電圧が高く（電源電圧Ｖｃｃより高く）なる。
上記初期設定をした後、バイアス条件をＤＲＡＭモード
に設定した場合、すなわち、端子６．７をそのままとし
、端子２をオープン（ＯＰＥＮ）にした場合、その等価
回路は第４図に示すようになり、１個のトランジスタと
１個のキャパシタより形成されたＤＲＡＭと一致する。
この状態で端子ｌにＶｃｃまたは０ボルトを印加する。
Ｖｃｃが印加されたとき、蓄積ノードに電荷Ｑｓが蓄積
される。
次に、バイアス条件をＤＲＡＭからＥＥＰＲＯＭへのデ
ータ転送モードに設定する。すなわち、端子！、端子６
、端子７をグランド状態にし、端子２にＶ、を印加する
ことによりデータ転送を行う。
このときの等価回路は第５図に示すようになる。
第５図において次の関係が成り立つ。
Ｃ４８（Ｖ　４−Ｖ　Ｓ）”Ｃ１４（Ｖ　４−Ｖ　ｔ）
Ｑ　ｒ　”（１）Ｃ＠ｓＶｉ　　　　”Ｃ４５（Ｖｓ−
Ｖｓ）”Ｑ８　””（２）ここで、 ｖｉ：記号ｉにおける電位 Ｃ５ｊ：記号ｉ−ｊ間の容量 Ｑｒ：初期設定にてフローティングゲート４に蓄積され
ている電荷量 Ｑｓ　：　ＤＲＡＭモードにおいてキャパシタＣに蓄積
される電荷量 である。上記式（１）と式（２）とから次の式（３）が
成り立つ。
・・・・・・・（３） いま、ＤＲＡＭのキャパシタＣの容量を６０ｆＦと大き
くし、 となるように設定すると、 ・・・・・・・・・（４） となる。従って、データ転送初期時にトランジスタＭＴ
のトンネル絶縁膜８に印加される電圧Ｖｏｘ”Ｖｓ　　
Ｖ４は次のようになる。
（ｉ）ＤＲＡＭモードにおいて蓄積されるデータ（以下
、ＤＲＡＭデータと称する）が“ビの場合、Ｖｏｘ＝Ｖ
ｏｘ＋とし、 Ｑｓ＝Ｃｓ、Ｖｃ（Ｈとおく士、 ・・・・・（５） （ｉｉ）ＤＲＡＭデータが“０”の場合、ＶＯＸ＝ＶＯ
ＸＯとし、Ｑｓ＝Ｏとおくと、・・・・・（６） 従って、ＤＲＡＭデータが“０”と“ビにおいてトンネ
ル絶縁膜８に印加される電圧の差ΔＶｏｘは、ΔＶｏｘ
　＝　ＶＯＸＯ−Ｖｏｘ。
となる。
いま、トランジスタ、ＭＴのカップリングレシオを、と
し、電源電圧Ｖｃｃを５ボルト、トンネル絶縁膜の厚さ
Ｔｏｘを８０人とすると、ＤＲＡＭデータが“０”と“
１”の場合においてそれぞれトンネル絶縁膜に印加され
る電界Ｂｏｘ。、Ｂｏｘｔとの差は、ΔＥＯＸ　　＝　
　ＥＯＸｏ−ＥＯＸＩΔＶｏＸ Ｔｏｘ ；４（ＭＶ／ｃｍ）　　　”・・・・”（９）となり、
ＤＲＡＭデータが“０”の場合はＤＲＡＭデータが“ｌ
“の場合よりトンネル絶縁膜に４（ＭＶ／ｃｍ）高い電
界が印加される。
ここで、トンネル絶縁膜に印加される電界がＥＯＸｏ、
ＥＯＸ＋のときにソース領域２からフローティングゲー
ト４へ流れる電流をそれぞれＩ　ＯＸＯ，Ｉ　ＯＸ＋と
すると、 ＝　　ｅｘｐ［（１／ＥＯＸＩ−１／Ｅｏｘｏ）Ｂコ・
・・・・（１０） となる。ここで、Ｂは定数でｔ−Ｖ測定結果よりＢ＝３
．３５ｘｌＯ”である。
いま、ＥＯＸｏ　＝１１．５　（ＭＶ／ｃｏｄ）に設定
すると、式（９）よりＥｏｘｔ　＝　７．５（ＭＶ／ａ
ｍ）となり、これらを式（ｌＯ）に代入すると、 となり、ＤＲＡＭデータが“０”の場合は、ＤＲＡＭデ
ータが“ｌ”の場合より、フローティングゲート４より
ソース領域２へ多量の電子が引き抜かれることがわかっ
た。トランジスタＭＴのフローティングゲート４に蓄積
されている電荷の移動によるしきい値電圧の変動は、 で表されるため、ＤＲＡＭデータが“Ｏ”の場合は、Ｄ
ＲＡＭデータが“ビの場合に比べ、トランジスタＭＴの
しきい値電圧は低くなる。
従って、ＤＲＡＭデータと、転送後のトランジスタＭＴ
のしきい値の関係は第６図に示すように１：ｌ対応の関
係が得られる。
〈発明の効果〉 以上より明らかなように、この発明の半導体装置は、Ｅ
ＥＰｒｔＯＭセルとＤＲＡＭセルを組み合わせることに
よって、常時データの書き換えを行うときはＤＲＡＭと
して動作させ、またデータを長時間保存する必要のある
ときはＤＲＡＭ部からＥＥＰＲＯＭ部へデータを一括転
送してＥＥＰＲＯＭ部にて記憶させる機能を有し、更に
ＤＲＡＭ部が一つのＭＯＳトランジスタと一つのスタッ
ク型キャパシタで構成され、該キャパシタがその蓄積ノ
ードをＥＥＰＲＯＭ部の制御ゲートと共有しＥＥＰＲＯ
Ｍ部の上部に積層された形となるため！セル当たりの素
子数が最小となり、従来のＮＶＲＡＭよりら占有面積の
小さなＮＶＲＡＭを形成することができ、高集積化に適
している。
【図面の簡単な説明】
第１図はこの発明の一実施例の半導体装置のセル回路図
、第２図は上記半導体装置のセル構造を示す断面図、第
３図は上記実施例におけるバイアス条件を示す図、第４
図は上記バイアス条件がＤＲＡＭモードの場合の等価回
路を示す図、第５図は上記バイアス条件が転送モードの
場合の等価回路を示す図、第６図は上記実施例における
蓄積されたデータとデータ転送後のトランジスタＭＴの
しきい値との関係を示す図である。 Ｔ・・・ＭＯＳトランジスタ、 ＭＴ・ＦＬＯＴＯＸ型ＭＯＳトランジスタ、Ｃ・・・ス
タック型キャパシタ、 ！・・・Ｔのドレイン拡散層（端子）、２・・・ＭＴの
ソース拡散層（端子）、３・・・Ｔのソース拡散層、 ４・・・フローティングゲート電極、 ５・・・蓄積ノード（制御ゲート電極）、６・・・プレ
ートキャパシタ電極、 ７・・・Ｔのゲート電極、訃・・トンネル絶縁膜。 第４図 第５図 第６図

Claims (1)

    【特許請求の範囲】
  1. （１）１個のＭＯＳトランジスタと１個のキャパシタで
    構成されたＤＲＡＭ部と、１個のＦＬＯＴＯＸ型ＭＯＳ
    トランジスタからなるＥＥＰＲＯＭ部とで構成される半
    導体装置であって、 上記ＦＬＯＴＯＸ型ＭＯＳトランジスタの制御ゲート電
    極を上記ＤＲＡＭ部のＭＯＳトランジスタのソース領域
    に接続し、かつ上記制御ゲート電極上に絶縁膜を介して
    キャパシタ電極を設けることにより、上記制御ゲートを
    上記ＤＲＡＭ部の蓄積ノードとしたことをことを特徴と
    する半導体装置。
JP1062873A 1989-03-14 1989-03-14 半導体装置 Expired - Lifetime JPH0748553B2 (ja)

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