JPH02241114A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02241114A JPH02241114A JP1063067A JP6306789A JPH02241114A JP H02241114 A JPH02241114 A JP H02241114A JP 1063067 A JP1063067 A JP 1063067A JP 6306789 A JP6306789 A JP 6306789A JP H02241114 A JPH02241114 A JP H02241114A
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- JP
- Japan
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- output
- potential
- transistor
- output buffer
- gate
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- Dram (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は貫通電流を減少させることが可能な出力バッ
ファ回路に関するものである。
ファ回路に関するものである。
第３図は従来の出力バッファ回路を示す回路図である。
同図に示すように、出力バッファ１は、直列に接続され
たｐチャネルＭＯ８）ランジスタ（以下、「ｐＭＯ３Ｔ
Ｊという。）２とｎチャネルＭＯＳトランジスタ（以下
、「ｎ Ｍ ＯＳ Ｔ Ｊという。）３とにより構成さ
れている。この出力バッファ１の入力部Ｎ１は、出力バ
ッファ駆動用インバータ４の出力が接続されており、出
力部Ｎ２は出力端子５に接続されている。また、インバ
ータ４の入力は入力信号接続端子６に接続されている。
たｐチャネルＭＯ８）ランジスタ（以下、「ｐＭＯ３Ｔ
Ｊという。）２とｎチャネルＭＯＳトランジスタ（以下
、「ｎ Ｍ ＯＳ Ｔ Ｊという。）３とにより構成さ
れている。この出力バッファ１の入力部Ｎ１は、出力バ
ッファ駆動用インバータ４の出力が接続されており、出
力部Ｎ２は出力端子５に接続されている。また、インバ
ータ４の入力は入力信号接続端子６に接続されている。
第４図は、第３図で示した出力バッファ回路の動作を示
すタイミング図である。なお、同図において、ＩＮは入
力信号接続端子６に印加される入力信号、Ｓ４はインバ
ータ４の出力信号、ＯＵＴは出力端子５より得られる出
力信号を示している。
すタイミング図である。なお、同図において、ＩＮは入
力信号接続端子６に印加される入力信号、Ｓ４はインバ
ータ４の出力信号、ＯＵＴは出力端子５より得られる出
力信号を示している。
同図に示すように、入力信号ＩＮがインバータ４を介す
ることにより時間Δを遅延して、出力信号ＯＵＴとして
現れている。
ることにより時間Δを遅延して、出力信号ＯＵＴとして
現れている。
一般に出力バッファ１は外部信号駆動のため大電流が流
せるよう設計されている。一方、第３図の例のように出
力バッファ１のｐＭＯ８Ｔ２とｎＭＯ８Ｔ３のゲートに
与えられる信号（第３図の例ではインバータ４の出力信
号Ｓ４）が同一である場合、この信号の電位反転時に、
ｐＭＯ８Ｔ２とｎ Ｍ ＯＳ Ｔ ３とか共にオンする
期間が生じ、この瞬間電源、接地間に大きな貫通電流が
流れてしまう。
せるよう設計されている。一方、第３図の例のように出
力バッファ１のｐＭＯ８Ｔ２とｎＭＯ８Ｔ３のゲートに
与えられる信号（第３図の例ではインバータ４の出力信
号Ｓ４）が同一である場合、この信号の電位反転時に、
ｐＭＯ８Ｔ２とｎ Ｍ ＯＳ Ｔ ３とか共にオンする
期間が生じ、この瞬間電源、接地間に大きな貫通電流が
流れてしまう。
この貫通電流は、出力バッファ１を含むＩＣ内部で電圧
降下をもたらし、特に同時に多数の出力バッファの出力
が変化するときには誤動作に至ることもあるという欠点
がある。
降下をもたらし、特に同時に多数の出力バッファの出力
が変化するときには誤動作に至ることもあるという欠点
がある。
この欠点を回避するための出力バッファ回路として、例
えば第５図に示すものがある。第５図に示すように、出
力バッファ１のｐＭＯ３Ｔ２とｎＭＯＳ Ｔ ３とのゲ
ートに入力する信号を別々にし、ｐＭＯ８Ｔ２のゲート
入力にＮＡＮＤゲート７の出力信号Ｓ７が、ｎ Ｍ Ｏ
Ｓ Ｔ ３のゲート入力にＮＯＲゲート８の出力信号Ｓ
８が入力されるように、出力バッファ１とＮＡＮＤゲー
ト７、ＮＯＲゲート８とを接続している。
えば第５図に示すものがある。第５図に示すように、出
力バッファ１のｐＭＯ３Ｔ２とｎＭＯＳ Ｔ ３とのゲ
ートに入力する信号を別々にし、ｐＭＯ８Ｔ２のゲート
入力にＮＡＮＤゲート７の出力信号Ｓ７が、ｎ Ｍ Ｏ
Ｓ Ｔ ３のゲート入力にＮＯＲゲート８の出力信号Ｓ
８が入力されるように、出力バッファ１とＮＡＮＤゲー
ト７、ＮＯＲゲート８とを接続している。
ＮＡＮＤゲート７及びＮＯＲゲート８の入力信号は同一
であり、−万人力は入力信号ＩＮであり、他方入力は入
力信号ＩＮか直列に接続された２つのインバータ９，１
０を介して得られる信号Ｓ］０となっている。
であり、−万人力は入力信号ＩＮであり、他方入力は入
力信号ＩＮか直列に接続された２つのインバータ９，１
０を介して得られる信号Ｓ］０となっている。
第６図は第５図で示した出力バッファ回路の動作を示す
タイミング図である。なお、同図において、Ｔ２．Ｔ３
はそれぞれｐＭＯ８Ｔ２．ｎＭ。
タイミング図である。なお、同図において、Ｔ２．Ｔ３
はそれぞれｐＭＯ８Ｔ２．ｎＭ。
Ｓｒ１のオン オフ状態を示している。
同図に示すように、ＮＡＮＤゲート７及びＮＯＲゲート
８の他方入力であるインバータ１０の出力信号ＳＩＯは
インバータ９，１０を介することにより時間２Δを分、
ＮＡＮＤゲート７、ＮＯＲゲート８の一方入力である入
力信号ＩＮより遅延している。このため、入力信号ＩＮ
の“Ｌ”→“Ｈ”変化時は、ＮＯＲゲート８の出力信号
Ｓ８の方がＮＡＮＤゲート７の出力信号Ｓ７より２Δを
時間早く “Ｌ”レベルに立下り、入力信号ＩＮの“Ｈ
”−“Ｌ”変化時は、信号Ｓ７の方が信号Ｓ８より２Δ
を時間早く“Ｈ″レベル立上る。
８の他方入力であるインバータ１０の出力信号ＳＩＯは
インバータ９，１０を介することにより時間２Δを分、
ＮＡＮＤゲート７、ＮＯＲゲート８の一方入力である入
力信号ＩＮより遅延している。このため、入力信号ＩＮ
の“Ｌ”→“Ｈ”変化時は、ＮＯＲゲート８の出力信号
Ｓ８の方がＮＡＮＤゲート７の出力信号Ｓ７より２Δを
時間早く “Ｌ”レベルに立下り、入力信号ＩＮの“Ｈ
”−“Ｌ”変化時は、信号Ｓ７の方が信号Ｓ８より２Δ
を時間早く“Ｈ″レベル立上る。
したがって、信号Ｓ７．Ｓ８の立上り、立下り時刻に２
Δｔの時間差が生じるため、信号Ｓ７．Ｓ８がそれぞれ
ゲートに入力されるｐＭＯ３Ｔ２゜ｎ Ｍ ＯＳ Ｔ
３が同時にオンすることが回避される。
Δｔの時間差が生じるため、信号Ｓ７．Ｓ８がそれぞれ
ゲートに入力されるｐＭＯ３Ｔ２゜ｎ Ｍ ＯＳ Ｔ
３が同時にオンすることが回避される。
しかしながら、インバータ９，１０を介することにより
生じる遅延時間２Δｔは、インバータ９゜′１０を構成
するトランジスタの閾値電圧、ゲート酸化膜厚等のＩＣ
製造上の要因及び電源電圧、温度等の動作周囲環境上の
影響を受けて変動してしまう。
生じる遅延時間２Δｔは、インバータ９゜′１０を構成
するトランジスタの閾値電圧、ゲート酸化膜厚等のＩＣ
製造上の要因及び電源電圧、温度等の動作周囲環境上の
影響を受けて変動してしまう。
このため、所望の遅延時間を正確に得ることができず、
ｎ Ｍ ＯＳ Ｔ ２とｐＭＯ８Ｔ３が同時にオン状態
になる可能性があり、確実に出力バッファ１の貫通電流
を回避できないという問題点があった。
ｎ Ｍ ＯＳ Ｔ ２とｐＭＯ８Ｔ３が同時にオン状態
になる可能性があり、確実に出力バッファ１の貫通電流
を回避できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、出力バッファに貫通電流が流れることを、確
実に回避した出力バッファ回路を得ることを目的とする
。
たもので、出力バッファに貫通電流が流れることを、確
実に回避した出力バッファ回路を得ることを目的とする
。
この発明にがかる出力バッファ回路は、入力及び出力端
子と、第１および第２の電源と、大電流供給可能なトラ
ンジスタサイズを有し、一方電極がそれぞれ前記第１及
び第２の電源に接続され他方電極が前記出力端子に共通
に接続された第１及び第２のトランジスタからなり、前
記第１のトランジスタがオンすると前記第１の電源によ
って規定される第１の電圧レベルの信号を前記出力端子
に出力し、前記第２のトランジスタがオンすると前記第
２の電源によって規定される第２の電圧レベルの信号を
前記出力端子に出力する出力バッファと、前記入力端子
より得られる入力信号の電位に基づき、前記出力端子の
電位を前記第１あるいは第２の電圧レベルに導く電位設
定手段と、前記出力端子の電位を検出し、該電位が前記
第１の電圧レベルの場合、前記入力信号の電位に基づき
前記第１のトランジスタのオン、オフを制御し、それ以
外の場合は前記第１のトランジスタをオフ状態にする第
１の制御手段と、前記出力端子の電位を検出し、該電位
が前記第２の電源レベルの場合、前記入力信号の電位に
基づき前記第２のトランジスタのオン、オフを制御し、
それ以外の場合は前記第２のトランジスタをオフ状態に
する第２の制御手段とを備えている。
子と、第１および第２の電源と、大電流供給可能なトラ
ンジスタサイズを有し、一方電極がそれぞれ前記第１及
び第２の電源に接続され他方電極が前記出力端子に共通
に接続された第１及び第２のトランジスタからなり、前
記第１のトランジスタがオンすると前記第１の電源によ
って規定される第１の電圧レベルの信号を前記出力端子
に出力し、前記第２のトランジスタがオンすると前記第
２の電源によって規定される第２の電圧レベルの信号を
前記出力端子に出力する出力バッファと、前記入力端子
より得られる入力信号の電位に基づき、前記出力端子の
電位を前記第１あるいは第２の電圧レベルに導く電位設
定手段と、前記出力端子の電位を検出し、該電位が前記
第１の電圧レベルの場合、前記入力信号の電位に基づき
前記第１のトランジスタのオン、オフを制御し、それ以
外の場合は前記第１のトランジスタをオフ状態にする第
１の制御手段と、前記出力端子の電位を検出し、該電位
が前記第２の電源レベルの場合、前記入力信号の電位に
基づき前記第２のトランジスタのオン、オフを制御し、
それ以外の場合は前記第２のトランジスタをオフ状態に
する第２の制御手段とを備えている。
この発明における第１の制御手段は、出力端子の電位を
検出し、該電位が前記第１の電圧レベルの場合、入力信
号の電位に基づき第１のトランジスタのオン、オフを制
御し、それ以外の場合は第１のトランジスタをオフ状態
にしており、一方、第２の制御手段は、出力端子の電位
を検出し、該電位が前記第２の電圧レベルの場合、前記
入力信号の電位に基づき前記第２のトランジスタのオン
。
検出し、該電位が前記第１の電圧レベルの場合、入力信
号の電位に基づき第１のトランジスタのオン、オフを制
御し、それ以外の場合は第１のトランジスタをオフ状態
にしており、一方、第２の制御手段は、出力端子の電位
を検出し、該電位が前記第２の電圧レベルの場合、前記
入力信号の電位に基づき前記第２のトランジスタのオン
。
オフを制御し、それ以外の場合は前記第２のトランジス
タをオフ状態にしている。
タをオフ状態にしている。
このため、第１及び第２のトランジスタが同時にオン状
態になる可能性は全くない。
態になる可能性は全くない。
第１図はこの発明の一実施例である出力バッファ回路を
示す回路図である。同図に示すように、新たに電源、接
地間に、ｐＭＯ３Ｔ２．ｎＭＯ３Ｔ３と比べてトランジ
スタサイズ（ゲート幅／ゲート長）の小さいｎＭＯ８Ｔ
１１（電源側）、９ＭＯ８Ｔ１２（接地側）が直列に設
けられている。
示す回路図である。同図に示すように、新たに電源、接
地間に、ｐＭＯ３Ｔ２．ｎＭＯ３Ｔ３と比べてトランジ
スタサイズ（ゲート幅／ゲート長）の小さいｎＭＯ８Ｔ
１１（電源側）、９ＭＯ８Ｔ１２（接地側）が直列に設
けられている。
これらのｎ Ｍ ＯＳ Ｔ １１ 、 ｐ Ｍ ＯＳ
Ｔ １２のゲートには、入力信号接続端子６が共通に
接続されている。また、ｎ Ｍ ＯＳ Ｔ １１のソー
スと９ＭＯ８Ｔ１２のソースとの接続点Ｎ３は、出力バ
ッファ１の出力部Ｎ２と接続されている。
Ｔ １２のゲートには、入力信号接続端子６が共通に
接続されている。また、ｎ Ｍ ＯＳ Ｔ １１のソー
スと９ＭＯ８Ｔ１２のソースとの接続点Ｎ３は、出力バ
ッファ１の出力部Ｎ２と接続されている。
ＮＡＮＤゲート７、ＮＯＲゲート８の出力〜出力端子５
に至る構成は、第５図の従来例と同じであり説明は省略
するが、ＮＡＮＤゲート７、Ｎ。
に至る構成は、第５図の従来例と同じであり説明は省略
するが、ＮＡＮＤゲート７、Ｎ。
Ｒゲート８双方の他方人力が従来と異なり、出力バッフ
ァ１の出力信号ＯＵＴになるように、出力端子５が接続
点Ｎ３に接続されている。
ァ１の出力信号ＯＵＴになるように、出力端子５が接続
点Ｎ３に接続されている。
第２図は、第１図で示した出力バッファ回路の動作を示
すタイミング図である。以下、同図を参照しつつ動作の
説明をする。
すタイミング図である。以下、同図を参照しつつ動作の
説明をする。
入力信号ＩＮが“Ｈ”−“Ｌ“に立下ると、ＮＡＮＤゲ
ート７の一方入力が“Ｌ”となるため、その出力信号Ｓ
７が“Ｌ”−“Ｈ”レベルに立上る。その結果、オン状
態であったｐＭＯ３Ｔ２がオフする。また、ＮＯＲゲー
ト８の他方入力（出力信号０ＵＴ）が“Ｈ”であるため
、その出力信号Ｓ８は“Ｌ”を保っており、ｎ Ｍ Ｏ
Ｓ Ｔ ３はオフ状態を維持している。
ート７の一方入力が“Ｌ”となるため、その出力信号Ｓ
７が“Ｌ”−“Ｈ”レベルに立上る。その結果、オン状
態であったｐＭＯ３Ｔ２がオフする。また、ＮＯＲゲー
ト８の他方入力（出力信号０ＵＴ）が“Ｈ”であるため
、その出力信号Ｓ８は“Ｌ”を保っており、ｎ Ｍ Ｏ
Ｓ Ｔ ３はオフ状態を維持している。
一方、入力信号ＩＮの立下りに伴い、ｎ Ｍ Ｏ５Ｔｌ
ｌ、９ＭＯ８Ｔ１２のオン、オフが切換わり、ｎ Ｍ
ＯＳ Ｔ １１がオフ、ｐＭＯ３Ｔ１２がオンする。そ
の結果、出力信号ＯＵＴはオン状態の９ＭＯ８Ｔ１２に
より“Ｌ”レベルに導かれる。
ｌ、９ＭＯ８Ｔ１２のオン、オフが切換わり、ｎ Ｍ
ＯＳ Ｔ １１がオフ、ｐＭＯ３Ｔ１２がオンする。そ
の結果、出力信号ＯＵＴはオン状態の９ＭＯ８Ｔ１２に
より“Ｌ”レベルに導かれる。
そして、出力信号ＯＵＴが、ＮＯＲゲート８により“Ｌ
”レベルと認識される電位にまで低下すると、ＮＯＲゲ
ート８の２人力が共に“Ｌ”レベルとなるため、その出
力信号Ｓ８が“Ｈ”レベルに立上る。その結果、オフ状
態であったｎ Ｍ ＯＳＴ３がオンし、電流駆動能力の
大きい出力バッファ１を通じて“Ｌ”レベルの信号が出
力信号ＯＵＴとして出力される。
”レベルと認識される電位にまで低下すると、ＮＯＲゲ
ート８の２人力が共に“Ｌ”レベルとなるため、その出
力信号Ｓ８が“Ｈ”レベルに立上る。その結果、オフ状
態であったｎ Ｍ ＯＳＴ３がオンし、電流駆動能力の
大きい出力バッファ１を通じて“Ｌ”レベルの信号が出
力信号ＯＵＴとして出力される。
入力信号が“Ｌ”−“Ｈ”に立上ると、ＮＯＲゲート８
の一方入力が“Ｈ”となるため、その出力信号Ｓ８が“
Ｌ”レベルに立下る。その結果、オン状態であったｎ
Ｍ ＯＳ Ｔ ３がオフする。また、ＮＡＮＤゲート７
の他方入力（出力信号０ＵＴ）が“Ｌ″であるため、そ
の出力信号Ｓ７は“Ｈ”を保っておりｐＭＯ３Ｔ２はオ
フ状態を維持する。
の一方入力が“Ｈ”となるため、その出力信号Ｓ８が“
Ｌ”レベルに立下る。その結果、オン状態であったｎ
Ｍ ＯＳ Ｔ ３がオフする。また、ＮＡＮＤゲート７
の他方入力（出力信号０ＵＴ）が“Ｌ″であるため、そ
の出力信号Ｓ７は“Ｈ”を保っておりｐＭＯ３Ｔ２はオ
フ状態を維持する。
一方、入力信号ＩＮの立上りに伴い、ｎ Ｍ Ｏ５Ｔｌ
ｌ、ｐＭＯ３Ｔ１２のオフ、オンが切換り、ｎＭＯ８Ｔ
１１がオン、ｐＭＯ８Ｔ１２がオフする。その結果、出
力信号ＯＵＴは、オン状態のｎＭＯ３ＴＩＩにより“Ｈ
″レベル導かれる。
ｌ、ｐＭＯ３Ｔ１２のオフ、オンが切換り、ｎＭＯ８Ｔ
１１がオン、ｐＭＯ８Ｔ１２がオフする。その結果、出
力信号ＯＵＴは、オン状態のｎＭＯ３ＴＩＩにより“Ｈ
″レベル導かれる。
そして、出力信号ＯＵＴが、ＮＡＮＤゲート７により“
Ｈ”レベルと認識される電位にまで上昇すると、ＮＡＮ
Ｄゲート７の２人力が共に“Ｈ”レベルとなるため、そ
の出力信号が“Ｌ”レベルに立下る。その結果、オフ状
態であったｐＭＯ３Ｔ２がオンし、電流駆動能力の大き
い出力バッファ１を通じて“Ｈ”レベルの信号が出力信
号ＯＵＴとして出力される。
Ｈ”レベルと認識される電位にまで上昇すると、ＮＡＮ
Ｄゲート７の２人力が共に“Ｈ”レベルとなるため、そ
の出力信号が“Ｌ”レベルに立下る。その結果、オフ状
態であったｐＭＯ３Ｔ２がオンし、電流駆動能力の大き
い出力バッファ１を通じて“Ｈ”レベルの信号が出力信
号ＯＵＴとして出力される。
このように、出力信号ＯＵＴの電位をモニタし、出力信
号ＯＵＴのＨ″、”Ｌ” レベルに基づき、ｐＭＯ８Ｔ
２．ｎＭＯ８Ｔ３のうち一方のみを、オン可能にする、
ｐＭＯ３Ｔ２．ｎＭＯ３Ｔ３のオン、オフ制御を、ＮＡ
ＮＤゲート７、ＮＯＲゲート８により行っている。この
ため、ｐＭＯ８Ｔ２、ｎＭＯ８Ｔ３が同時にオンする可
能性はゼロとなる。したがって、この出力バッファ１に
貫通電流が流れる可能性はゼロになる。
号ＯＵＴのＨ″、”Ｌ” レベルに基づき、ｐＭＯ８Ｔ
２．ｎＭＯ８Ｔ３のうち一方のみを、オン可能にする、
ｐＭＯ３Ｔ２．ｎＭＯ３Ｔ３のオン、オフ制御を、ＮＡ
ＮＤゲート７、ＮＯＲゲート８により行っている。この
ため、ｐＭＯ８Ｔ２、ｎＭＯ８Ｔ３が同時にオンする可
能性はゼロとなる。したがって、この出力バッファ１に
貫通電流が流れる可能性はゼロになる。
また、ｎＭＯ８Ｔ１１’、ｐＭＯ８Ｔ１２からなる電位
設定手段により、入力信号ＩＮに基づいた電位に出力信
号ＯＵＴを導くため、ｐＭＯ３Ｔ２ｎ Ｍ ＯＳ Ｔ
３が共にオフ状態となり、出力バッファ１の出力部Ｎ２
がフローティングとなる場合でも、出力信号ＯＵＴの電
位を確実に“Ｈ”、“Ｌ”レベルに設定できる。したが
って、ｐＭＯ８Ｔ２゜ｎ Ｍ ＯＳ Ｔ ３が共にオフ
状態の期間が長期間続くことはない。
設定手段により、入力信号ＩＮに基づいた電位に出力信
号ＯＵＴを導くため、ｐＭＯ３Ｔ２ｎ Ｍ ＯＳ Ｔ
３が共にオフ状態となり、出力バッファ１の出力部Ｎ２
がフローティングとなる場合でも、出力信号ＯＵＴの電
位を確実に“Ｈ”、“Ｌ”レベルに設定できる。したが
って、ｐＭＯ８Ｔ２゜ｎ Ｍ ＯＳ Ｔ ３が共にオフ
状態の期間が長期間続くことはない。
なお、入力信号ＩＮの立上り、立下り時に、ｎＭＯ８Ｔ
ＩＩ、ｐＭＯ３Ｔ１２を介し電源、接地間に貫通電流が
流れるが、ｎＭＯ３Ｔ１１．ｐＭＯ８Ｔ１２のトランジ
スタサイズは十分小さいため、さほど問題にならない。
ＩＩ、ｐＭＯ３Ｔ１２を介し電源、接地間に貫通電流が
流れるが、ｎＭＯ３Ｔ１１．ｐＭＯ８Ｔ１２のトランジ
スタサイズは十分小さいため、さほど問題にならない。
また、ｎ Ｍ ＯＳ Ｔ １１ 、 ｐＭ ＯＳ Ｔ
１２の閾値電圧は、ｐ Ｍ ＯＳ Ｔ ２ 、 ｎ
Ｍ ＯＳ Ｔ ３が共にオフ状態の時、ＮＡＮＤゲー
）７．ＮＯＲゲート８により、出力信号ＯＵＴの“Ｈ”
ＩＩＬ”が認識できるレベルに設定されている。
１２の閾値電圧は、ｐ Ｍ ＯＳ Ｔ ２ 、 ｎ
Ｍ ＯＳ Ｔ ３が共にオフ状態の時、ＮＡＮＤゲー
）７．ＮＯＲゲート８により、出力信号ＯＵＴの“Ｈ”
ＩＩＬ”が認識できるレベルに設定されている。
以上説明したように、この発明によれば、第１゜第２の
制御手段により、出力端子より得られる電位に基づき、
出力バッファ内の第１．第２のトランジスタが同時にオ
ンしないように制御するため、出力バッファに貫通電流
が流れることはない。
制御手段により、出力端子より得られる電位に基づき、
出力バッファ内の第１．第２のトランジスタが同時にオ
ンしないように制御するため、出力バッファに貫通電流
が流れることはない。
第１図はこの発明の一実施例である出力バッファ回路を
示す回路図、第２図は第１図で示した出力バッファ回路
の動作を示すタイミング図、第３図及び第５図は従来の
出力バッファ回路を示す回路図、第４図は第３図で示し
た出力バッファ回路の動作を示すタイミング図、第６図
は第５図で示した出力バッファ回路の動作を示すタイミ
ング図である。 図において、１は出力バッファ、２はｐＭＯ３Ｔ、３は
ｎ Ｍ ＯＳ Ｔ、５は出力端子、６は入力信号接続端
子、７はＮＡＮＤゲート、８はＮＯＲゲート、１１はｎ
ＭＯ８Ｔ、１２はｐＭＯ３Ｔである。 なお、各図中同一符号は同一または相当部分を示す。
示す回路図、第２図は第１図で示した出力バッファ回路
の動作を示すタイミング図、第３図及び第５図は従来の
出力バッファ回路を示す回路図、第４図は第３図で示し
た出力バッファ回路の動作を示すタイミング図、第６図
は第５図で示した出力バッファ回路の動作を示すタイミ
ング図である。 図において、１は出力バッファ、２はｐＭＯ３Ｔ、３は
ｎ Ｍ ＯＳ Ｔ、５は出力端子、６は入力信号接続端
子、７はＮＡＮＤゲート、８はＮＯＲゲート、１１はｎ
ＭＯ８Ｔ、１２はｐＭＯ３Ｔである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）入力及び出力端子と、 第１および第２の電源と、 大電流供給可能なトランジスタサイズを有し、一方電極
がそれぞれ前記第１及び第２の電源に接続され他方電極
が前記出力端子に共通に接続された第１及び第２のトラ
ンジスタからなり、前記第１のトランジスタがオンする
と前記第１の電源によって規定される第１の電圧レベル
の信号を前記出力端子に出力し、前記第２のトランジス
タがオンすると前記第２の電源によって規定される第２
の電圧レベルの信号を前記出力端子に出力する出力バッ
ファと、 前記入力端子より得られる入力信号の電位に基づき、前
記出力端子の電位を前記第１あるいは第２の電圧レベル
に導く電位設定手段と、 前記出力端子の電位を検出し、該電位が前記第１の電圧
レベルの場合、前記入力信号の電位に基づき前記第１の
トランジスタのオン、オフを制御し、それ以外の場合は
前記第１のトランジスタをオフ状態にする第１の制御手
段と、 前記出力端子の電位を検出し、該電位が前記第２の電源
レベルの場合、前記入力信号の電位に基づき前記第２の
トランジスタのオン、オフを制御し、それ以外の場合は
前記第２のトランジスタをオフ状態にする第２の制御手
段とを備えた出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063067A JPH02241114A (ja) | 1989-03-14 | 1989-03-14 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063067A JPH02241114A (ja) | 1989-03-14 | 1989-03-14 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02241114A true JPH02241114A (ja) | 1990-09-25 |
Family
ID=13218625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063067A Pending JPH02241114A (ja) | 1989-03-14 | 1989-03-14 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02241114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924669B2 (en) | 2000-03-30 | 2005-08-02 | Fujitsu Limited | Output buffer circuit and control method therefor |
| JP2008271307A (ja) * | 2007-04-23 | 2008-11-06 | Nec Electronics Corp | 半導体回路 |
-
1989
- 1989-03-14 JP JP1063067A patent/JPH02241114A/ja active Pending
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