JPH02244892A - Ａｆｃ回路 - Google Patents
Ａｆｃ回路Info
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- JPH02244892A JPH02244892A JP1065528A JP6552889A JPH02244892A JP H02244892 A JPH02244892 A JP H02244892A JP 1065528 A JP1065528 A JP 1065528A JP 6552889 A JP6552889 A JP 6552889A JP H02244892 A JPH02244892 A JP H02244892A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
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- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、同期引込み時間の短縮を計ったＡＦＣ（自動
周波数制御）回路に関するもので、特にＶＴＲ（ビデオ
テーブレフーダ）の記録時における色信号処理回路に用
いて好適なＡＦＣ回路に関する。
周波数制御）回路に関するもので、特にＶＴＲ（ビデオ
テーブレフーダ）の記録時における色信号処理回路に用
いて好適なＡＦＣ回路に関する。
（ロ）従来の技術
ＶＴＲの色信号処理回路においては搬送色信号（周波数
３．５８ＭＨｚ）を低域変換色信号（周波数ｆ’ａ−６
２９ＫＨｚ）に周波数変換してテープに記録すると共に
、再生時再生低域変換色信号を再生搬送色信号（周波数
ｆ’ｃ＝３．５８ＭＨｚ）に周波数変換するようになさ
れ、かくして使用帯域を拡げないような工夫がきれてい
る。このような周波数変換は従来電圧制御型発振回路（
ＶＣＯ）をλカビデオ信号から分離した水平同期信号に
基づいて周波数制御し、その結果７００回路から得られ
る周波数出力信号によって周波数変換をするようにし、
かくして変換周波数出力を水平同期信号の周波数に引込
みロックされた周波数信号に基づいて得るようになされ
ている。
３．５８ＭＨｚ）を低域変換色信号（周波数ｆ’ａ−６
２９ＫＨｚ）に周波数変換してテープに記録すると共に
、再生時再生低域変換色信号を再生搬送色信号（周波数
ｆ’ｃ＝３．５８ＭＨｚ）に周波数変換するようになさ
れ、かくして使用帯域を拡げないような工夫がきれてい
る。このような周波数変換は従来電圧制御型発振回路（
ＶＣＯ）をλカビデオ信号から分離した水平同期信号に
基づいて周波数制御し、その結果７００回路から得られ
る周波数出力信号によって周波数変換をするようにし、
かくして変換周波数出力を水平同期信号の周波数に引込
みロックされた周波数信号に基づいて得るようになされ
ている。
ところでこのように７００回路を用いて水平同期信号の
周波数にロックした周波数信号によって周波数変換を行
なう場合、７００回路の周波数変化範囲が広いと例えば
起動時のように７００回路の発振周波数と水平同期信号
の周波数とが大きく離れていると７００回路の発振を水
平同期信号に引込むのに時間がかかるというおそれがあ
る。そこで、その様な問題を解消する為に、７００回路
を含むＡＦＣループのループゲインを水平同期信号の変
動時、上昇させるようにしたものが特開昭６０−６６５
９０号公報に知られている。第２図は前記公報に記載さ
れたＡＦＣ回路を示す回路図で、水平同期信号周波数ｆ
’ｏの所定倍の周波数で発振するＶＣＯ（１）の出力信
号は、分周器（２）で分周されて位相比較回路（３）に
印加筋れる。一方、端子（４）には水平同期信号が印加
されており、前記位相比較回路（３〉で両信号の位相比
較が行なわれ、その誤差出力が平滑回路（りで平滑され
た後、ＶＣＯ（１）に印加さレル、 ソ（７）為、ＶＣ
Ｏ（１）は前記水平同期信号に同期して安定に発振する
。
周波数にロックした周波数信号によって周波数変換を行
なう場合、７００回路の周波数変化範囲が広いと例えば
起動時のように７００回路の発振周波数と水平同期信号
の周波数とが大きく離れていると７００回路の発振を水
平同期信号に引込むのに時間がかかるというおそれがあ
る。そこで、その様な問題を解消する為に、７００回路
を含むＡＦＣループのループゲインを水平同期信号の変
動時、上昇させるようにしたものが特開昭６０−６６５
９０号公報に知られている。第２図は前記公報に記載さ
れたＡＦＣ回路を示す回路図で、水平同期信号周波数ｆ
’ｏの所定倍の周波数で発振するＶＣＯ（１）の出力信
号は、分周器（２）で分周されて位相比較回路（３）に
印加筋れる。一方、端子（４）には水平同期信号が印加
されており、前記位相比較回路（３〉で両信号の位相比
較が行なわれ、その誤差出力が平滑回路（りで平滑され
た後、ＶＣＯ（１）に印加さレル、 ソ（７）為、ＶＣ
Ｏ（１）は前記水平同期信号に同期して安定に発振する
。
この状態から、前記水平同期信号の犬なる変動が一時的
に生じたとする。すると、位相比較回路（３）からＡＦ
Ｃループを安定にする為の制御信号がＡＦＣ電流源（６
〉に加わる。同時に、前記水平同期信号の変動が大であ
ることをＡＦＣＩＤ回路（７）が検出し、それは応じて
制御信号を加算回路（８）に加え、前述の制御信号と加
算されてＡＦＣ電流源＜６）に印加される。その為、平
滑回路（臣）に供給される制御電流の値も大きくなりＶ
ＣＯ（１）の制御が行なわれる。従って、ＡＦＣルー
プのループゲインを一時的に上昇させることが出来、Ａ
ＦＣループの引込み時間を短縮することが出来る。
に生じたとする。すると、位相比較回路（３）からＡＦ
Ｃループを安定にする為の制御信号がＡＦＣ電流源（６
〉に加わる。同時に、前記水平同期信号の変動が大であ
ることをＡＦＣＩＤ回路（７）が検出し、それは応じて
制御信号を加算回路（８）に加え、前述の制御信号と加
算されてＡＦＣ電流源＜６）に印加される。その為、平
滑回路（臣）に供給される制御電流の値も大きくなりＶ
ＣＯ（１）の制御が行なわれる。従って、ＡＦＣルー
プのループゲインを一時的に上昇させることが出来、Ａ
ＦＣループの引込み時間を短縮することが出来る。
（八）発明が解決しようとする課題
ところで、あるＶＴＲで記録したビデオテープを別のＶ
ＴＲで再生する場合、テープテンションが異なると、回
転ヘッドがＡチャンネルからＢチャンネルに切換わる切
換わりタイミングで水平同期信号の位相が最初の１周期
分だけ変動することが知られている。その様な同期信号
を含む映像信号を更に別のＶＴＲで記録すると、前記Ｖ
ＴＲに内蔵される色信号処理回路内のＡＦＣ回路が、前
述の乱れた水平同期信号で１垂直周期毎に乱きれ記録さ
れる信号の色相が乱されるという問題がある。
ＴＲで再生する場合、テープテンションが異なると、回
転ヘッドがＡチャンネルからＢチャンネルに切換わる切
換わりタイミングで水平同期信号の位相が最初の１周期
分だけ変動することが知られている。その様な同期信号
を含む映像信号を更に別のＶＴＲで記録すると、前記Ｖ
ＴＲに内蔵される色信号処理回路内のＡＦＣ回路が、前
述の乱れた水平同期信号で１垂直周期毎に乱きれ記録さ
れる信号の色相が乱されるという問題がある。
又、第２図の回路を用いてテレビ放送を直接記録する場
合に、弱電界で垂直同期信号期間中の水平同期信号（等
価パルスを含む）が変動すると、ＡＦＣループのループ
ゲインが上昇するが、前記垂直同期信号期間中のノイズ
は、通常の水平同期信号期間中のノイズに比ベレベルが
大きいので前記垂直同期信号中のノイズによっ、てＡＦ
Ｃループが大きく乱されてしまう、その為、この様な場
合にループゲインを上昇させると、逆にＡＦＣループの
引込み時間が長くかかりテレビ画面上部での色相が乱れ
るという問題があった。
合に、弱電界で垂直同期信号期間中の水平同期信号（等
価パルスを含む）が変動すると、ＡＦＣループのループ
ゲインが上昇するが、前記垂直同期信号期間中のノイズ
は、通常の水平同期信号期間中のノイズに比ベレベルが
大きいので前記垂直同期信号中のノイズによっ、てＡＦ
Ｃループが大きく乱されてしまう、その為、この様な場
合にループゲインを上昇させると、逆にＡＦＣループの
引込み時間が長くかかりテレビ画面上部での色相が乱れ
るという問題があった。
（ニ）課題を解決するための手段
本発明は、上述の点に鑑み成されたもので、電圧制御型
発振器と、該電圧制御型発振器の発振出力信号を分周す
る分周器と、該分周器の分周出力信号と入力信号との位
相比較を行ない、前記電圧制御型発振器の発振周波数の
制御を行なう位相比較回路と、前記電圧制御型発振器が
ミスロック状態であることを検出するミスロック検出回
路とを設け、該ミスロック検出回路の検出出力に応じて
前記分周器の分周動作を停止させ停止後、到来する前記
入力信号に応じて再び分周動作を開始啓せＡＦＣループ
を強制的にロック状態にしたことを特徴とする。
発振器と、該電圧制御型発振器の発振出力信号を分周す
る分周器と、該分周器の分周出力信号と入力信号との位
相比較を行ない、前記電圧制御型発振器の発振周波数の
制御を行なう位相比較回路と、前記電圧制御型発振器が
ミスロック状態であることを検出するミスロック検出回
路とを設け、該ミスロック検出回路の検出出力に応じて
前記分周器の分周動作を停止させ停止後、到来する前記
入力信号に応じて再び分周動作を開始啓せＡＦＣループ
を強制的にロック状態にしたことを特徴とする。
（ネ）作用
本発明に依れば、ＶＣＯの発振出力信号を分局する分周
器の出力信号と外部からの水平同期信号との位相が大き
くずれたことを検出すると、検出から所定期間後、前記
分周器の計数動作をＡＦＣループがロックした時の計数
値で一旦停止させる。又、前記検出に応じて、前記水平
同期信号の計数を行ない、所定計数後の水平同期信号の
到来に応じて再び前記分局器の分周動作を開始させ、強
制的にＡＦＣループの位相同期を取っている。
器の出力信号と外部からの水平同期信号との位相が大き
くずれたことを検出すると、検出から所定期間後、前記
分周器の計数動作をＡＦＣループがロックした時の計数
値で一旦停止させる。又、前記検出に応じて、前記水平
同期信号の計数を行ない、所定計数後の水平同期信号の
到来に応じて再び前記分局器の分周動作を開始させ、強
制的にＡＦＣループの位相同期を取っている。
（へ）実施例
第ｉｒ！Ａは、本発明の一実施例を示す回路図で、（９
）は３２０ｆ’ｕ（ｆ’ｓ＋は水平同期信号周波数）で
発振するｖＣＯｌ（１０）！を前記Ｖ ＣＯ（９）（７
）出力信号を１／８分周する１７８分周器、（１１）は
前記１／８分周器（１０）の出力信号を１１５分周する
１１５分周器、（１２）は前記１１５分間器（１１）の
出力信号を１／４分周する１／４分周器、（１３）は前
記１／４分濁器（１２）の出力信号を１／２分周する１
／２分周器、（１４）はＤ−ＦＦ（Ｄ型フリッププロッ
プ）５．８．９及び１３の出力信号に応じてＡＦＣゲー
トパルスヲ作成スるＡＦＣゲートパルス用デコーダ、（
１５）は水平同期信号が印加される入力端子、（１６〉
は前記入力端子（１５）からの水平同期信号の波形整形
を行ない、デユーティ５０％の連続した信号を作成する
波形整形回路、（１７）は前記波形整形回路（１６）の
出力信号と前記ＡＦＣゲートパルス用デコーダ（１４）
から得られるＡＦＣゲートパルスとの位相比較を行ない
、その差に応じて前記Ｖ ＣＯ（９）の発振を制御する
位相比較回路、（１８）はＤ−ＦＦ５，８．９及び１３
の出力信号に応じて、第１のミスロック検出用パルスを
作成する第１ミスロック検出用デフーダ、（１９）はＤ
−ＦＦ５゜８．９及び１３の出力信号に応じて第２のミ
スロック検出用パルスを作成する第２ミスロツタ検出用
デコーダ、（２０）は前記波形整形回路（１６）の出力
信号と、前記第１及び第２ミスロツタ検出用デコーダ（
１８）及び（１９）の出力信号に応じてＡＦＣ回路がミ
スロック状態であることを検出するミスロック検出回路
、（２１）は前記ミスロック検出回路（２０）の検出出
力に応じてＡＦＣマスクパルスを作成するＲ３−ＦＦ（
Ｒ８型フリップフロップ回路）、（η）は前記ＲＳ −
Ｆ Ｆ（２１）の出力信号に応じて前記波形整形回路（
１６）の出力信号の計数を行なうカウンタ、（２３）は
Ｄ−ＦＦＩ、６，７，８，９及び１３の出力信号に応じ
て、分周器ストップ用パルスを作成する分周器ストップ
用デコーダ、（２４）は前記分局器ストップ用デコーダ
（２３）の出力信号と前記Ｒ８−ＦＦ（２１）の出力信
号に応じてゲート信号を作成するゲート信号作成回路、
（２５）は前記ゲート信号作成回路（２４）からのゲー
ト信号に応じて開閉する第１スイツチ、及び（２６）は
前記Ｒ５−ＦＦ（２１）の出力信号に応じて開閉する第
２スイツチである。
）は３２０ｆ’ｕ（ｆ’ｓ＋は水平同期信号周波数）で
発振するｖＣＯｌ（１０）！を前記Ｖ ＣＯ（９）（７
）出力信号を１／８分周する１７８分周器、（１１）は
前記１／８分周器（１０）の出力信号を１１５分周する
１１５分周器、（１２）は前記１１５分間器（１１）の
出力信号を１／４分周する１／４分周器、（１３）は前
記１／４分濁器（１２）の出力信号を１／２分周する１
／２分周器、（１４）はＤ−ＦＦ（Ｄ型フリッププロッ
プ）５．８．９及び１３の出力信号に応じてＡＦＣゲー
トパルスヲ作成スるＡＦＣゲートパルス用デコーダ、（
１５）は水平同期信号が印加される入力端子、（１６〉
は前記入力端子（１５）からの水平同期信号の波形整形
を行ない、デユーティ５０％の連続した信号を作成する
波形整形回路、（１７）は前記波形整形回路（１６）の
出力信号と前記ＡＦＣゲートパルス用デコーダ（１４）
から得られるＡＦＣゲートパルスとの位相比較を行ない
、その差に応じて前記Ｖ ＣＯ（９）の発振を制御する
位相比較回路、（１８）はＤ−ＦＦ５，８．９及び１３
の出力信号に応じて、第１のミスロック検出用パルスを
作成する第１ミスロック検出用デフーダ、（１９）はＤ
−ＦＦ５゜８．９及び１３の出力信号に応じて第２のミ
スロック検出用パルスを作成する第２ミスロツタ検出用
デコーダ、（２０）は前記波形整形回路（１６）の出力
信号と、前記第１及び第２ミスロツタ検出用デコーダ（
１８）及び（１９）の出力信号に応じてＡＦＣ回路がミ
スロック状態であることを検出するミスロック検出回路
、（２１）は前記ミスロック検出回路（２０）の検出出
力に応じてＡＦＣマスクパルスを作成するＲ３−ＦＦ（
Ｒ８型フリップフロップ回路）、（η）は前記ＲＳ −
Ｆ Ｆ（２１）の出力信号に応じて前記波形整形回路（
１６）の出力信号の計数を行なうカウンタ、（２３）は
Ｄ−ＦＦＩ、６，７，８，９及び１３の出力信号に応じ
て、分周器ストップ用パルスを作成する分周器ストップ
用デコーダ、（２４）は前記分局器ストップ用デコーダ
（２３）の出力信号と前記Ｒ８−ＦＦ（２１）の出力信
号に応じてゲート信号を作成するゲート信号作成回路、
（２５）は前記ゲート信号作成回路（２４）からのゲー
ト信号に応じて開閉する第１スイツチ、及び（２６）は
前記Ｒ５−ＦＦ（２１）の出力信号に応じて開閉する第
２スイツチである。
次に動作を説明する。第３図（ａ）に示される如き、３
２０ ｆ、で発振するＶ ＣＯ（９）の発振出力信号は
、 １／８分濁器（１０）で１／８分間され、該１／８
分周器（１０）を構成するＤ−ＦＦＩのＱ、出力は第３
図（ｂ）の如くなり、それと逆相の配が１１５分周器（
１１〉に印加される。第３図（ｂ）の信号を縮小して記
載したものが、第３図ＣＣ＞である、第３図（Ｃ＞と逆
相の信号が、１１５分周器（１１）に加わると、Ｄ−Ｆ
Ｆ５，６及び７のＱ出力はｆ＄３図（ａ） 、 （ｅ）
及び（ｆ）の如くなる。そして、Ｄ−ＦＦ５のＱ、出力
が、１／４分周器（１２）に加わると、Ｄ−ＦＦ８及び
９のＱ出力は第３図（ｇ）及び（ｈ）の如くなる。更に
、Ｄ−ＦＦ８のＱ″、出方がＤ−ＦＦ （１３）で１／
２分周され、そのＱｌ、出方は第３図（ｉ）の如くなる
。ＡＦＣゲートパルス用デコーダ（１４）にはＤ−ＦＦ
５，８，９及び１０ ｆ） Ｑ ｓ、Ｑ ａ−Ｑ、及び
Ｑｌ、出力が印加きれ、その出力端には第３図（ｊ）の
如きＡＦＣゲートパルスが発生する。
２０ ｆ、で発振するＶ ＣＯ（９）の発振出力信号は
、 １／８分濁器（１０）で１／８分間され、該１／８
分周器（１０）を構成するＤ−ＦＦＩのＱ、出力は第３
図（ｂ）の如くなり、それと逆相の配が１１５分周器（
１１〉に印加される。第３図（ｂ）の信号を縮小して記
載したものが、第３図ＣＣ＞である、第３図（Ｃ＞と逆
相の信号が、１１５分周器（１１）に加わると、Ｄ−Ｆ
Ｆ５，６及び７のＱ出力はｆ＄３図（ａ） 、 （ｅ）
及び（ｆ）の如くなる。そして、Ｄ−ＦＦ５のＱ、出力
が、１／４分周器（１２）に加わると、Ｄ−ＦＦ８及び
９のＱ出力は第３図（ｇ）及び（ｈ）の如くなる。更に
、Ｄ−ＦＦ８のＱ″、出方がＤ−ＦＦ （１３）で１／
２分周され、そのＱｌ、出方は第３図（ｉ）の如くなる
。ＡＦＣゲートパルス用デコーダ（１４）にはＤ−ＦＦ
５，８，９及び１０ ｆ） Ｑ ｓ、Ｑ ａ−Ｑ、及び
Ｑｌ、出力が印加きれ、その出力端には第３図（ｊ）の
如きＡＦＣゲートパルスが発生する。
分周器ストップ用デコーダ＜２３）にはＤ−ＦＦＩ。
６．７，８．９及び１３のＱ、、Ｑ、、Ｑ、、Ｑ、。
Ｑ、及びＱＩＪの出力が印加きれ、その出力端には第３
図（ｋ）の分周器ストップ用パルスが発生する。第１ミ
スロツタ検出用デコーダ（１８）にはＤ−Ｆ Ｆ Ｑｓ
、 Ｑａ 、 Ｑａ及びＱ、の出力が印加され、その
出力端には第３図り１〉の如き第１のミスロック検出用
パルスが発生する。第２ミスロツタ検出用デコーダ（１
９）にはＤ−ＦＦＱｉ、ζａ、Ｑ拳及びＱｌ、の出力が
印加され、その出力端には第３図（ｎ＋）の如き第２の
ミスロック検出用パルスが発生する。
図（ｋ）の分周器ストップ用パルスが発生する。第１ミ
スロツタ検出用デコーダ（１８）にはＤ−Ｆ Ｆ Ｑｓ
、 Ｑａ 、 Ｑａ及びＱ、の出力が印加され、その
出力端には第３図り１〉の如き第１のミスロック検出用
パルスが発生する。第２ミスロツタ検出用デコーダ（１
９）にはＤ−ＦＦＱｉ、ζａ、Ｑ拳及びＱｌ、の出力が
印加され、その出力端には第３図（ｎ＋）の如き第２の
ミスロック検出用パルスが発生する。
まず、ＡＦＣ回路が入力水平同期信号に対し、安定にロ
ックしている場合について説明する。入力端子（１５）
からの水平同期信号は、波形整形回路（１６）で第４図
＜８）の如く、デユーティ５０％となるように波形整形
された後、位相比較回路（１７）に印加される。ＡＦＣ
ゲートパルス用デコーニー１４）の出力信号（第３図（
ｊ））が第４図（ｂ）の如き位相であると、両信号の位
相比較が行なわれ、その差に応じた出力がＶ ＣＯ（９
）に加わる。
ックしている場合について説明する。入力端子（１５）
からの水平同期信号は、波形整形回路（１６）で第４図
＜８）の如く、デユーティ５０％となるように波形整形
された後、位相比較回路（１７）に印加される。ＡＦＣ
ゲートパルス用デコーニー１４）の出力信号（第３図（
ｊ））が第４図（ｂ）の如き位相であると、両信号の位
相比較が行なわれ、その差に応じた出力がＶ ＣＯ（９
）に加わる。
一方、前記波形整形回路（１６）から得られる第４図（
ａ）の信号は、ミスロック検出回路（２０〉に直接及び
インバータ（２７）で反転されて印加される。第３図（
１）及び（ｆｆｌ＞で示された第１及び第２ミスロツタ
検出用パルスを第４ｒＭ＜ｃ）及び（ｄ）に示す。第４
図＜ｃ＞の信号は、ミスロック検出回路（２０）内のア
ンドゲート（２８）に印加され、第４図（ａ）の信号と
位相比較される。又第４図（ｄ、）の信号は、ミスロッ
ク検出回路（２０）内のアンドゲート（２９）に印加さ
れ、第４図（ａ）の信号の反転された信号と位相比較さ
れる。その為、アンドゲート（２８）及び（２９）の出
力信号は、共に「Ｌ」レベルとなり、オアゲート（３０
）の出力信号も１Ｌ」レベルとなる。その為、Ｒ５−Ｆ
Ｆ（２１）はリセット状態を維持し、そのＱ！ｌ出力に
応じてカウンタ（２２）及びゲート信号作成回路（２４
）内のＲ８−ＦＦ１２をリセット状態にする。又、Ｒ３
−ＦＦ（２１）のＱ□比出力応じてゲート信号作成回路
（２４）内のアンドゲート（３１）が閉じ、第１スイツ
チ（２６）が閉じる。前記Ｒ３Ｆ Ｆ （１２）がリセ
ットされると、そのＱＩ！出力に応じて第１スイツチ（
２５）も閉じる。その為、前述の位相比較回路（１７）
の出力信号が第２スイツチ（２６）を介してＶ ＣＯ（
９）に印加されＶＣＯ（９）の発振出力信号は第１スイ
ツチ（２５）を介して１／８分周器（１０）に印加され
る。従って、第１図のＡＦＣ回路は安定に動作を継続す
ることが出来、水平同期信号に同期したＶ ＣＯ（９）
の発振出力信号を出力端子（３２）に得ることが出来る
。
ａ）の信号は、ミスロック検出回路（２０〉に直接及び
インバータ（２７）で反転されて印加される。第３図（
１）及び（ｆｆｌ＞で示された第１及び第２ミスロツタ
検出用パルスを第４ｒＭ＜ｃ）及び（ｄ）に示す。第４
図＜ｃ＞の信号は、ミスロック検出回路（２０）内のア
ンドゲート（２８）に印加され、第４図（ａ）の信号と
位相比較される。又第４図（ｄ、）の信号は、ミスロッ
ク検出回路（２０）内のアンドゲート（２９）に印加さ
れ、第４図（ａ）の信号の反転された信号と位相比較さ
れる。その為、アンドゲート（２８）及び（２９）の出
力信号は、共に「Ｌ」レベルとなり、オアゲート（３０
）の出力信号も１Ｌ」レベルとなる。その為、Ｒ５−Ｆ
Ｆ（２１）はリセット状態を維持し、そのＱ！ｌ出力に
応じてカウンタ（２２）及びゲート信号作成回路（２４
）内のＲ８−ＦＦ１２をリセット状態にする。又、Ｒ３
−ＦＦ（２１）のＱ□比出力応じてゲート信号作成回路
（２４）内のアンドゲート（３１）が閉じ、第１スイツ
チ（２６）が閉じる。前記Ｒ３Ｆ Ｆ （１２）がリセ
ットされると、そのＱＩ！出力に応じて第１スイツチ（
２５）も閉じる。その為、前述の位相比較回路（１７）
の出力信号が第２スイツチ（２６）を介してＶ ＣＯ（
９）に印加されＶＣＯ（９）の発振出力信号は第１スイ
ツチ（２５）を介して１／８分周器（１０）に印加され
る。従って、第１図のＡＦＣ回路は安定に動作を継続す
ることが出来、水平同期信号に同期したＶ ＣＯ（９）
の発振出力信号を出力端子（３２）に得ることが出来る
。
次にＡＦＣ回路に印加される水平同期信号の位相が、前
述の状態から変動した場合について説明する。今、入力
端子（１５）から得られる水平同期信号の周期が変動し
、波形整形回路（１６）から得られる信号が第５図（ａ
）に示す如く、期間Ｔ０において周期が変動したとする
。第５図（ｂ）は、第３図（ｊ＞に示されるＡＦＣゲー
トパルスを示すもので、ＡＦＣゲートパルス用デコーダ
（１４）から位相比較回路（１７）に印加笹れ、第５図
（ａ）の信号と位相比較される。第５図（ａ）の信号は
、同時にミスロック検出回路（２０）に印加され、第１
及び第２ミスロツク検出用デコーダ（１８）及び（１９
）から得られる第１及び第２のミスロック検出用パルス
と位相比較される。すると、第５図（ｂ）の２個目のＡ
ＦＣゲートパルスが、第５図（、ｌ）の信号に比べ位相
が進んでいる為、ミスロック状態であると検出され、前
記ミスロック検出回路（２０〉からＲ８−ＦＦ（２１）
に第５図（ｃ）のミスロックパルスが印加される。前記
ミスロックパルスに応じてＲ３−ＦＦ（２１）がセット
されると、そのＱｆｌ出力が第５図（ｇ）の如く１Ｈ」
レベル、又Ｑ″２１２１出力図（ｄ＞の如く「Ｌ」レベ
ルとなる。前記信、出力がｒＬＪレベルになると、カウ
ンタ（２２）を構成するＤ−ＦＦｉＯ及びＤ−ＦＦＩＩ
のリセットが解除となり前記カウンタ（η）は、第５図
（ａ）の信号の立ち上がりを計数する。前記カウンタ（
η）が信号の立ち上がりを２回計数すると、Ｄ−ＦＦ１
．１のＱＩＩ出力がｒ′Ｈ」レヘルトナリ、Ｒ８−ＦＦ
２１７５（’Ｊ（＝ツトされるので、そのＱ、Ｉ出力は
、再びｒＨ」レベルとなりカウンタ（η）はリセットさ
れる。その為、Ｒ８−ＦＦ（２１）のＱ□比出力、第５
図（ｄ）の如く、又Ｄ−ＦＦＩＯのＱＩユ出力は第５図
（ｅ）の如く、更にＤ−ＦＦＩＩのＱ１１出力は第５図
（ｆ＞の如くなる。同時にＲ３−ＦＦ２１のＱ、１出力
は第５図（ｇ）の如くなり、ＡＦＣマスクパルスとして
第２スイツチ（２６）に印加される。すると、第２スイ
ツチ（２６）は、前記ＡＦＣマスクパルスに応じて開き
、位相比較回路（１７）の出力はＶ ＣＯ（９）に印加
されなくなる。その為、第５図（ｂ）の２個目のパルス
と第５図（、）の信号との位相比較による異常な制御信
号は遮断される。Ｒ３−ＦＦ２１のＱｌ、出力は、ゲー
ト信号作成回路（２４）内のアンドゲート（３１）にも
加わる。一方、分周器ストップ用デコーダ（２３）から
は第５図（ｈ）（第３図（ｋ）のパルスと同一）の分周
器ストップ用パルスが発生し、前記アンドゲートク３１
）に印加されるので、前記アンドゲート（３１）の出力
信号は第５図（ｉ）の如くなる。第５図（ｉ）の信号は
、インバータ（３３）で反転され遅延回路〈３４）で遅
延されて第５図（ｊ）の如くなる。そして、アンドゲー
ト（３５）に第５図＜ｉ＞及び（ｊ）の信号が印加され
、その出力は第５１１ｆｆｌ（ｋ）の如くなりＲ８−Ｆ
Ｆ１２をセットする。Ｒ３−ＦＦには、セットされた後
、Ｒ８−ＦＦ２１のＱ ｆｆ１ｌ出力（第５図（ｄ））
に応じてリセットされるので、その出力は第５図（１）
の如くなる。その為、ゲート信号作成回路（２４）から
第５図（１）のゲート信号が第１スイツヂ（２５）に加
わり、該第１スイツチ（２５）を開く。前記第１スイツ
チ（２５）が開くとＶＣＯ（９）の出力信号が１／８分
周器（１０）に加わらなくなり、１／８分周器（１０〉
、１１５分周器（１１）、１／４分周器（１２）及び１
／２分周器（１３）は分周動作を停止し、タロツクを６
８個計数した状態（ＡＦＣがロック状態の時の計数値）
で止まる。その後、第５図り１）のゲート信号が１Ｌ」
レベルになると、第１スイツチ（２５）が再び閉じて、
６８計数の状態から前述の分周器が動作する。すると、
第５図（ｂ）の信号は６８計数からパルスを１２個計数
した８０計数でｒ Ｌ 、レベルに戻る。この８０計数
の状態は、第５図（、）の信号に対して、第５図（ａ）
及び（ｂ）の信号がロックした状態の時と同一の状態で
ある。その為、次の周期における第５図（ａ）及び（ｂ
）の信号の位相関係は、変動前の関係と全く等しい関係
にすることが出来る。その為、水平間期信号の周期が変
動し、ＡＦＣ回路のロック状態がはずれても、２周期目
には再び元のロック状態に引込むことが出来る。前述の
説明においては、カウンタ（２２）の計数値を最も早い
２に設定しまた為、２周期目に引込み動作を行なうが、
前記カウンタ（２２）の計数値は自由に設定して良い。
述の状態から変動した場合について説明する。今、入力
端子（１５）から得られる水平同期信号の周期が変動し
、波形整形回路（１６）から得られる信号が第５図（ａ
）に示す如く、期間Ｔ０において周期が変動したとする
。第５図（ｂ）は、第３図（ｊ＞に示されるＡＦＣゲー
トパルスを示すもので、ＡＦＣゲートパルス用デコーダ
（１４）から位相比較回路（１７）に印加笹れ、第５図
（ａ）の信号と位相比較される。第５図（ａ）の信号は
、同時にミスロック検出回路（２０）に印加され、第１
及び第２ミスロツク検出用デコーダ（１８）及び（１９
）から得られる第１及び第２のミスロック検出用パルス
と位相比較される。すると、第５図（ｂ）の２個目のＡ
ＦＣゲートパルスが、第５図（、ｌ）の信号に比べ位相
が進んでいる為、ミスロック状態であると検出され、前
記ミスロック検出回路（２０〉からＲ８−ＦＦ（２１）
に第５図（ｃ）のミスロックパルスが印加される。前記
ミスロックパルスに応じてＲ３−ＦＦ（２１）がセット
されると、そのＱｆｌ出力が第５図（ｇ）の如く１Ｈ」
レベル、又Ｑ″２１２１出力図（ｄ＞の如く「Ｌ」レベ
ルとなる。前記信、出力がｒＬＪレベルになると、カウ
ンタ（２２）を構成するＤ−ＦＦｉＯ及びＤ−ＦＦＩＩ
のリセットが解除となり前記カウンタ（η）は、第５図
（ａ）の信号の立ち上がりを計数する。前記カウンタ（
η）が信号の立ち上がりを２回計数すると、Ｄ−ＦＦ１
．１のＱＩＩ出力がｒ′Ｈ」レヘルトナリ、Ｒ８−ＦＦ
２１７５（’Ｊ（＝ツトされるので、そのＱ、Ｉ出力は
、再びｒＨ」レベルとなりカウンタ（η）はリセットさ
れる。その為、Ｒ８−ＦＦ（２１）のＱ□比出力、第５
図（ｄ）の如く、又Ｄ−ＦＦＩＯのＱＩユ出力は第５図
（ｅ）の如く、更にＤ−ＦＦＩＩのＱ１１出力は第５図
（ｆ＞の如くなる。同時にＲ３−ＦＦ２１のＱ、１出力
は第５図（ｇ）の如くなり、ＡＦＣマスクパルスとして
第２スイツチ（２６）に印加される。すると、第２スイ
ツチ（２６）は、前記ＡＦＣマスクパルスに応じて開き
、位相比較回路（１７）の出力はＶ ＣＯ（９）に印加
されなくなる。その為、第５図（ｂ）の２個目のパルス
と第５図（、）の信号との位相比較による異常な制御信
号は遮断される。Ｒ３−ＦＦ２１のＱｌ、出力は、ゲー
ト信号作成回路（２４）内のアンドゲート（３１）にも
加わる。一方、分周器ストップ用デコーダ（２３）から
は第５図（ｈ）（第３図（ｋ）のパルスと同一）の分周
器ストップ用パルスが発生し、前記アンドゲートク３１
）に印加されるので、前記アンドゲート（３１）の出力
信号は第５図（ｉ）の如くなる。第５図（ｉ）の信号は
、インバータ（３３）で反転され遅延回路〈３４）で遅
延されて第５図（ｊ）の如くなる。そして、アンドゲー
ト（３５）に第５図＜ｉ＞及び（ｊ）の信号が印加され
、その出力は第５１１ｆｆｌ（ｋ）の如くなりＲ８−Ｆ
Ｆ１２をセットする。Ｒ３−ＦＦには、セットされた後
、Ｒ８−ＦＦ２１のＱ ｆｆ１ｌ出力（第５図（ｄ））
に応じてリセットされるので、その出力は第５図（１）
の如くなる。その為、ゲート信号作成回路（２４）から
第５図（１）のゲート信号が第１スイツヂ（２５）に加
わり、該第１スイツチ（２５）を開く。前記第１スイツ
チ（２５）が開くとＶＣＯ（９）の出力信号が１／８分
周器（１０）に加わらなくなり、１／８分周器（１０〉
、１１５分周器（１１）、１／４分周器（１２）及び１
／２分周器（１３）は分周動作を停止し、タロツクを６
８個計数した状態（ＡＦＣがロック状態の時の計数値）
で止まる。その後、第５図り１）のゲート信号が１Ｌ」
レベルになると、第１スイツチ（２５）が再び閉じて、
６８計数の状態から前述の分周器が動作する。すると、
第５図（ｂ）の信号は６８計数からパルスを１２個計数
した８０計数でｒ Ｌ 、レベルに戻る。この８０計数
の状態は、第５図（、）の信号に対して、第５図（ａ）
及び（ｂ）の信号がロックした状態の時と同一の状態で
ある。その為、次の周期における第５図（ａ）及び（ｂ
）の信号の位相関係は、変動前の関係と全く等しい関係
にすることが出来る。その為、水平間期信号の周期が変
動し、ＡＦＣ回路のロック状態がはずれても、２周期目
には再び元のロック状態に引込むことが出来る。前述の
説明においては、カウンタ（２２）の計数値を最も早い
２に設定しまた為、２周期目に引込み動作を行なうが、
前記カウンタ（２２）の計数値は自由に設定して良い。
尚、第１図の実施例においては、分周器の計数値が６８
の時にＡＦＣがロック状態となったので、前記分周器を
計数６８の時に停止させたが、ロック状態における計数
値が変われば、それに応Ｌ：て停止させる時の計数値も
等しくなるように変えれば良い。ただし、停止させる時
の計数値は、第１図の例の如く同じ値に設定する必要は
必らずしもなく、近傍でも良い。例えば、第１図の例で
は６９から７１の間であればどこでも動作する。
の時にＡＦＣがロック状態となったので、前記分周器を
計数６８の時に停止させたが、ロック状態における計数
値が変われば、それに応Ｌ：て停止させる時の計数値も
等しくなるように変えれば良い。ただし、停止させる時
の計数値は、第１図の例の如く同じ値に設定する必要は
必らずしもなく、近傍でも良い。例えば、第１図の例で
は６９から７１の間であればどこでも動作する。
しかしながら、６８から遠くなるにつれて、完全なロッ
ク状態（６８）になるまで時間を多く必要とする。
ク状態（６８）になるまで時間を多く必要とする。
（ト）発明の効果
以上述べた如く、本発明に依ればＡＦＣ回路の引込み時
間を、ＡＦＣ回路のループゲインを上昇させることなく
短縮することが出来る。その為、弱電界における映像信
号をデーゾに記録する場合や、ダビングする場合のＶＴ
Ｒなどに用いて最適なＡ、 Ｆ Ｃ回路を提供すること
が出来る。
間を、ＡＦＣ回路のループゲインを上昇させることなく
短縮することが出来る。その為、弱電界における映像信
号をデーゾに記録する場合や、ダビングする場合のＶＴ
Ｒなどに用いて最適なＡ、 Ｆ Ｃ回路を提供すること
が出来る。
第１図は、本発明の一実施例を示す回路図、第２図は、
従来のＡＦＣ回路を示す回路図、第３図（ａ）乃至（ｍ
＞は、第１図の説明に供する為の波形図、第４図（、）
乃至（ｄ）は、第１図の説明に供する為の波形図、及び
第５図（ａ）乃至（１）は第１図の説明に供する為の波
形図である。 （９）・・・ＶＣＯｌ （１０）・・・１／８分周器、
（１１）・・・１１５分周器、 〈１２）・・・１／
４分周器、 （１３）・・・１／２分周器、 （１４〉
・・・Ａ Ｆ Ｃゲー］・パルスデコーダ、 （１５〉
・・・入力端子、 （１７）・・・位相比較回路、 り
２０）・・・ミスロック検出回路、 （２１）・・・Ｒ
５−ＦＦ、 （２２）・・・カウンタ、 （２４）・
・・ゲート信号作成回路、 （２５）・・・第１スイツ
チ、 り２６）・・・第２スイツチ。
従来のＡＦＣ回路を示す回路図、第３図（ａ）乃至（ｍ
＞は、第１図の説明に供する為の波形図、第４図（、）
乃至（ｄ）は、第１図の説明に供する為の波形図、及び
第５図（ａ）乃至（１）は第１図の説明に供する為の波
形図である。 （９）・・・ＶＣＯｌ （１０）・・・１／８分周器、
（１１）・・・１１５分周器、 〈１２）・・・１／
４分周器、 （１３）・・・１／２分周器、 （１４〉
・・・Ａ Ｆ Ｃゲー］・パルスデコーダ、 （１５〉
・・・入力端子、 （１７）・・・位相比較回路、 り
２０）・・・ミスロック検出回路、 （２１）・・・Ｒ
５−ＦＦ、 （２２）・・・カウンタ、 （２４）・
・・ゲート信号作成回路、 （２５）・・・第１スイツ
チ、 り２６）・・・第２スイツチ。
Claims (3)
- （１）電圧制御型発振器と、 該電圧制御型発振器の発振出力信号を分周する分周器と
、 該分周器の分周出力信号と入力信号との位相比較を行な
い、前記電圧制御型発振器の発振周波数の制御を行なう
位相比較回路と、 前記電圧制御型発振器がミスロック状態であることを検
出するミスロック検出回路とを設け、該ミスロック検出
回路の検出出力に応じて前記分周器の分周動作を停止さ
せ停止後、到来する前記入力信号に応じて再び分周動作
を開始させＡＦＣループを強制的にロック状態にしたこ
とを特徴とするＡＦＣ回路。 - （２）前記ミスロック検出回路の検出出力に応じて前記
入力信号の計数を行なうカウンタと、前記ミスロック検
出回路の検出出力と前記カウンタの出力信号に応じてＡ
ＦＣマスクパルスを作成するＡＦＣマスクパルス作成回
路と を設け、前記ＡＦＣマスクパルス作成回路の出力信号に
応じて前記位相比較回路の出力信号が前記電圧制御型発
振器に加わるのを禁止したことを特徴とする請求項第１
項記載のＡＦＣ回路。 - （３）前記ミスロック検出回路に印加される前記分周器
の分周出力信号の発生期間中に発生する前記分周器から
の分周器ストップ用信号と、 前記ＡＦＣマスクパルス作成回路から得られるＡＦＣマ
スクパルスとに応じてゲート信号を作成するゲート信号
作成回路を設け、 該ゲート信号作成回路から得られるゲート信号の発生期
間、前記分周器の分周動作を停止させるようにしたこと
を特徴とする請求項第２項記載のＡＦＣ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065528A JP2975607B2 (ja) | 1989-03-16 | 1989-03-16 | Ａｆｃ回路 |
| KR1019900002828A KR960016381B1 (ko) | 1989-03-16 | 1990-03-05 | 자동주파수 제어회로 |
| US07/492,759 US5005079A (en) | 1989-03-16 | 1990-03-13 | Automatic frequency control circuit |
| CA002012280A CA2012280C (en) | 1989-03-16 | 1990-03-15 | Automatic frequency control circuit |
| EP90105039A EP0389894B1 (en) | 1989-03-16 | 1990-03-16 | Automatic frequency control circuit |
| DE69024687T DE69024687T2 (de) | 1989-03-16 | 1990-03-16 | Automatische Frequenzabstimmungsschaltung |
| ES90105039T ES2084609T3 (es) | 1989-03-16 | 1990-03-16 | Circuito de control automatico de frecuencia. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065528A JP2975607B2 (ja) | 1989-03-16 | 1989-03-16 | Ａｆｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244892A true JPH02244892A (ja) | 1990-09-28 |
| JP2975607B2 JP2975607B2 (ja) | 1999-11-10 |
Family
ID=13289603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065528A Expired - Lifetime JP2975607B2 (ja) | 1989-03-16 | 1989-03-16 | Ａｆｃ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5005079A (ja) |
| EP (1) | EP0389894B1 (ja) |
| JP (1) | JP2975607B2 (ja) |
| KR (1) | KR960016381B1 (ja) |
| CA (1) | CA2012280C (ja) |
| DE (1) | DE69024687T2 (ja) |
| ES (1) | ES2084609T3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260812A (en) * | 1991-11-26 | 1993-11-09 | Eastman Kodak Company | Clock recovery circuit |
| EP0555569B1 (en) * | 1992-02-11 | 1997-01-08 | International Business Machines Corporation | Signal processing apparatus |
| GB2268656B (en) * | 1992-07-03 | 1995-10-18 | British Broadcasting Corp | Synchronising signal separator |
| FR2704373B1 (fr) * | 1993-04-20 | 1995-06-30 | Bouvier Jacky | Procede pour favoriser l'activation d'une boucle a verrouillage de phase et boucle correspondante. |
| US5418573A (en) * | 1993-07-22 | 1995-05-23 | Philips Electronics North America Corporation | Apparatus and method for producing periodic synchronization references forming a synchronization signal |
| US5796392A (en) * | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
| JP3523069B2 (ja) * | 1998-06-30 | 2004-04-26 | 株式会社東芝 | 遅延型位相同期回路 |
| US20100226920A1 (en) * | 2006-03-27 | 2010-09-09 | Ablynx N.V. | Medical delivery device for therapeutic proteins based on single domain antibodies |
| EP3622074A4 (en) | 2017-05-12 | 2021-01-13 | Augusta University Research Institute, Inc. | HUMAN ALPHA FETOPROTEIN SPECIFIC T CELL RECEPTORS AND THEIR USES |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE2856211A1 (de) * | 1978-12-27 | 1980-07-03 | Licentia Gmbh | Digitale phasenregelschaltung mit einer hilfsschaltung |
| DE2932049A1 (de) * | 1979-08-07 | 1981-02-12 | Rohde & Schwarz | Frequenz- und phasengeregelter hochfrequenzoszillator |
| JPH0746770B2 (ja) * | 1983-09-21 | 1995-05-17 | ソニー株式会社 | ビデオ信号の周波数変換回路 |
| US4812783A (en) * | 1986-08-26 | 1989-03-14 | Matsushita Electric Industrial Co., Ltd. | Phase locked loop circuit with quickly recoverable stability |
| US4843469A (en) * | 1987-04-13 | 1989-06-27 | The Grass Valley Group, Inc. | Rapid signal acquisition and phase averaged horizontal timing from composite sync |
-
1989
- 1989-03-16 JP JP1065528A patent/JP2975607B2/ja not_active Expired - Lifetime
-
1990
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- 1990-03-13 US US07/492,759 patent/US5005079A/en not_active Expired - Lifetime
- 1990-03-15 CA CA002012280A patent/CA2012280C/en not_active Expired - Lifetime
- 1990-03-16 DE DE69024687T patent/DE69024687T2/de not_active Expired - Fee Related
- 1990-03-16 EP EP90105039A patent/EP0389894B1/en not_active Expired - Lifetime
- 1990-03-16 ES ES90105039T patent/ES2084609T3/es not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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