JPH02246088A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
擬似スタティック型ＲＡＭ　（ランダムアクセスメモリ
）等に利用して特に有効な技術に関するものである。

〔従来の技術〕

高集積化が可能なダイナミック型ＲＡＭを基本構成とし
、かつ通常のスタティック型ＲＡＭと互換性のあるイン
タフェースを持つように設計された擬似スタティック型
ＲＡＭがある。！１！（ｊＪススタテイックＲＡＭは、
通常の書き込み及び読み出しモードに加えて、外部制御
によってリフレッシュ動作を単発的に実行するアドレス
リフレッシェ及びオートリフレッシエモードと、例えば
バラチリバンクアンプ時においてリフレッシュ動作を自
律的にかつ周期的に実行するセルフリフレッシュモード
とを有する。擬似スタティック型ＲＡＭは、上記オート
リフレッシュ及びセルフリフレッシュモードにおいてリ
フレッシュ動作を実行すべきワード線を順次指定するた
めのリフレッシュカウンタと、上記セルフリフレッシュ
モードにおいてリフレフシュ動作を周期的に起動するた
めのリフレッシュタイマー回路とを内蔵する。

オートリフレッシェ及びセルフリフレッシュモードを有
する擬似スタティック型ＲＡＭについては、例えば、１
９８７年３月、■日立製作所発行のｒ日立ＩＣメモリデ
ータブック１第２２９頁〜第２３４頁に記載されている
。

〔発明が解決しようとする課題〕

上記に記載される擬似スタティック型ＲＡＭ等において
、セルフリフレッシュモードにおけるメモリアレイの平
均消費電流は、リフレッシュ周期の逆数すなわち単位時
間あたりのりフレツシエ回数にほぼ比例して大きくなる
。そして、上記セルフリフレッシュモードにおけるリフ
レッシュ周期は、メモリセル自身の情報保持能力と、リ
フレッシュ周期を設定するりフレ７シ工タイマー回路の
安定性とにより左右され、これによってバッテリバンク
アップ時等における擬似スタティック型ＲＡＭ等の低消
費電力化が制限される。

このため、本願発明者等は、この発明に先立って、上記
リフレッシュタイマー回路を、電源電圧依存性の少ない
発振回路と、この発振回路から出力されるパルス信号を
計数して所定のりフレンシ工起動信号を形成するリフレ
ッシュタイマーカウンタ回路とにより構成し、さらに、
このリフレッシュタイマーカウンタ回路の計数初期値を
、対応するヒユーズ手段を選択的に切断することにより
任意に設定できるようにすることで、擬似スタティック
型ＲＡＭのりフレ７シ工周期を安定化させまた出来るだ
けメモリセル自身の情報保持能力に接近させることを考
えた。

ところが、上記発振回路は、その動作電流が制限される
上に、比較的長い周期でチャージ又はディスチャージさ
れるキャパシタと、比較的大きな抵抗値を必要とし半導
体基板面の比較的長い距離にわたって形成されるポリシ
リコン（多結晶シリコン）抵抗とを含む、このため、例
えば、上記キャパシタのディスチャージ期間中において
回路の電源電圧等にバンブが生じた場合、ディスチャー
ジ電流が変化し、あるいは上記ポリシリコン抵抗と半導
体基板との間に寄生する基板容量の値が大きくなって電
源バンブを急速に吸収できなくなることから、発振回路
の発振周波数が変動してしまう、その結果、発振回路の
周波数を、メモリセルの情報保持能力に対して余裕をも
って設定する必要が生じる。

一方、上記擬似スタティック型ＲＡＭに設けられる発振
回路ならびにリフレッシュタイマーカウンタ回路は、せ
っかくその周期を選択的に切り換えうる機能を有しなが
ら、その発振特性や変動特性を試験確認するすべを持た
ない、このため、これらの特性に関する実績データが揃
いまたそのバラツキが充分収束するまでの間は、試行錯
誤的にリフレッシュ周期の設定を行わせざるをえない。

このことは、同様にメモリセルの情報保持能力に対する
余裕を必要とし、擬似スタティック型ＲＡＭの低消費電
力化を制限するとともに、その試験工数を増大させる一
因となる。

この発明の主たる目的は、電源バンブ対策を施した発振
回路を提供し、リフレッシュタイマー回路等の動作を安
定化することにある。

この発明の他の主たる目的は、リフレッシュタイマー回
路やこれを含む半導体記憶装置の特性を的確かつ効率的
に試験確認しうるテスト方式を提供することにある。

この発明の他の主たる目的は、動作の高速化を図った出
力バッファ及び動作の安定化を図った電圧発生回路なら
びに簡素化を図ったヒューズ手段を提供し、擬似スタテ
ィック型ＲＡＭ等に通したレイアウト方式を提供するこ
とにある。

この発明のさらなる目的は、セルフリフレッシュモード
を有し、上記各回路を備える擬似スタティック型ＲＡＭ
の低消費電力化と動作の安定化を図りつつその高速化を
推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、擬似スタティック型ＲＡＭのリフレッシュタ
イマー回路等に含まれる発振回路のキャパシタのディス
チャージ電流を設定するためのＭＯＳＦＥＴの基準電位
を、ディスチャージ期間においてフローティングとされ
る他のキャパシタによって供給する。また、上記発振回
路の抵抗を構成する多結晶シリコン層のほぼ部分の一に
あたる部分の下層に、回路の電源電圧に結合されるウェ
ル領域を形成し、また残り二分の一にあたる部分の下層
に、回路の接地電位に結合されるウェル領域を形成する
。そして、ＷＩ像ススタテイック型ＲＡＭに、リフレッ
シュタイマー回路のりフレッシェタイマーカウンタ回路
の計数初期値を例えばアドレス入力端子を介して任意に
設定できるテストモードや、そのり・フレッシェ周期を
所定の外部端子から供給される試験制御信号によって任
意に設定できるテストモード等を用意する。

〔作　用〕 上記した手段によれば、リフレッシュタイマー回路等の
発振回路のキャパシタのディスチャージ電流を安定化し
、またその多結晶シリコン抵抗と回路の電源電圧及び接
地電位間にほぼ同一の寄生容量が結合されるために電Ｒ
変動を相殺できることから、電源バンプ等による発振回
路の発振周波数の変動を抑制することができる。そして
、これらの発振回路及びリフレッシュタイマーカウンタ
回路の動作特性ならびにメモリセルの情報保持特性のア
ドレス依存性等を効率的に試験確認できることから、ｌ
Ｉ僚ススタテイック型ＲＡＭりフレンシェ周期を的確に
、かつメモリセルの情報保持能力により接近した値で設
定することができる。その結果、擬似スタティック型Ｒ
ＡＭの動作を安定化しつつその低消費電力化を推進でき
る。

３．１．基本的構成又は方式ならびにその特徴３、１．
１　、ブロック構成 第１図には、この発明が適用されたｌＩ似ススタテイッ
ク型ＲＡＭ選択回路及びタイミング発生回路ならびに電
圧発生回路の一実施例のブロック図が示されている。ま
た、第２図ならびに第３図には、上記ａｍスタティック
型ＲＡＭのメモリアレイと直接周辺回路ならびにデータ
入出力回路の一実施例のブロック図がそれぞれ示されて
いる。なお、第１図ないし第３図の各ブロックを構成す
る回路素子は、特に制限されないが、Ｐ全単結晶シリコ
ンからなる１ｍの半導体基板上において形成される。ま
た、第１図ないし第３図ならびに以下の回路図等におい
て、入力又は出力信号等に関する信号線は、半導体基板
面に形成されるポンディングパッドを起点として示され
る。各ブロックの具体的な回路構成とその動作ならびに
特徴については、後で詳細に説明する。

この実施例の擬似スタティック型ＲＡＭは、ダイナミッ
ク型ＲＡＭを基本構成とし、そのメモリアレイがいわゆ
る１素子型のダイナミック型メモリセルにより構成され
ることで、回路の高集積化と低消費電力化が図られる。

また、Ｘアドレス信号ＸＯ〜ＸＩＯ及びＹアドレス信号
Ｙｌｌ〜Ｙ１８が、それぞれ別個のアドレス入力端子Ａ
Ｏ−Ａ１Ｇ及びＡＩｌ〜Ａ１８を介して入力され、さら
に１ｌａｌｌ信号として、チップイネーブル信号で１゜
ライトイネーブル信号汀及び出力イネーブル信号ＯＥが
設けられることで、通常のスタティック型ＲＡＭと互換
性のある入出力インタフェースを持つものとされる。さ
らに、ｗ１値スタティック型ＲＡＭは、リフレンジエア
ドレスを外部から指定しながら単発的なりフレッシェ動
作を行うアドレスリフレッシュモード（ここで、リフレ
ッシュ動作や試験動作等の方式種別をモードと称し、例
えばアドレスリフレッシュモードのように示す、また、
各モード等による実際のメモリアクセスを動作サイクル
と称し、例えばアドレスリフレッシュサイクルのように
称する。以下同様）と、リフレッシエアドレスを内蔵す
るリフレッシュカウンタＲＦＣにより指定しながら単発
的にリフレッシュ動作を行うオートリフレッシュモード
とを有し、また、上記リフレッシュカウンタＲＦＣと内
蔵するりフレッシェタイマー回路ＴＭＲ及びリフレッシ
ュタイマーカウンタ回路ＳＲＣを用いることで、すべて
のワード線に関するリフレッシュ動作を自律的にかつ所
定の周期で断続的に実行するセルフリフレッシュモード
とを有する。

この実施例において、上記出力イネーブル信号ＯＥは、
特にＩＩＪ［されないが、リフレッシェＩＩＩｇｒＩ信
号ＲＦＳＨとして兼用され、この出力イネーブル信号Ｏ
Ｒとライトイネーブル信号ＷＥによって擬似スタティッ
ク型ＲＡＭの動作モードが選択的に設定される。

第１図において、外部から起動制御信号として供給され
るチンブイネーブル信号ＣＥ、　ライトイネーブル信号
ＷＥ及び出力イネーブル信号ＯＥすなわちリフレッシュ
制御信号ＲＦＳＨは、対応する入カバソファＣＥＢ、Ｗ
ＥＢ及びＯＥＢを経て、タイミング発生回路ＴＧに供給
される。このタイミング発生回路ＴＧには、Ｘアドレス
バフファＸＡＢから、３ビツトの相補内部アドレス信号
ＢＸＯ，ＢＸＩ及びＢＸＩＯ（ここで、例えば非反転内
部アドレス信号ＢＸＯと反転内部アドレス信号ＢＸＯを
あわせて相補内部アドレス信号ＢＸＯのように表す、以
下、相補信号について同様）が供給される。タイミング
発生回路ＴＯは、後述するように、上記チップイネーブ
ル信号ＣＥ、　ライトイネーブル信号ＷＥ及び出力イネ
ーブル信号ＯＥならびに相補内部アドレス信号ＢＸＯ，
ＢＸＩ及び旦ＸＩＯをもとに、擬似スターチインク型Ｒ
ＡＭの各回路ブロックの動作に必要な各種タイミング信
号を形成する。

一方、外部から対応するアドレス入力端子ＡＯ〜ＡＩＧ
を介して供給される１１ビツトのＸアドレス信号ＸＯ〜
ＸＩＯは、特に制限されないが、ＸアドレスバンファＸ
ＡＢの一方の入力端子に供給され、８ビットのＹアドレ
ス信号Ｙｌｌ〜Ｙ１８は、Ｙアドレスバンフ７ＹＡＢに
供給される。

ＸアドレスバンファＸＡＢの他方の入力端子には、リフ
レンシェカウンタＲＦＣから１１ビツトのりフレフシエ
アドレス信号ＡＲＯ〜ＡＲＩＧが供給される。さらに、
ＸアドレスバッファＸＡＢには、タイミング発生回路Ｔ
Ｇから反転タイミング信号φｒｅｆ及びφｘｉが供給さ
れ、ＹアドレスバッファＹＡＢには、反転タイミング信
号φｙｔｔが供給される。ここで、反転タイミング信号
φｒｅｆは、後述するように、擬似スタティック型ＲＡ
Ｍがオートリフレッシュ又はセルフリフレッシュモード
で選択状態とされるとき、選択的にロウレベルとされ、
タイミング信号φｘｌｌ及びφｙｌは、Ｉ２似スタティ
ック型ＲＡＭが選択状態とされるとき、Ｘアドレス信号
ＸＯ〜ＸＩＯ又はリフレッシュアドレス信号ＡＲＯ〜Ａ
ＲＩＯあるいはＹアドレス信号Ｙｌｌ〜Ｙ１Ｂのレベル
が確定される時点で、選択的にロウレベルとされる。

Ｘアドレスバッフ７ＸＡＢは、擬似スタティック型ＲＡ
Ｍが通常の書き込み又は読み出しモードで選択状態とさ
れ反転タイミング信号φｒｅｆがハイレベルとされると
き、外部端子を介して供給されるＸアドレス信号ＸＯ〜
ＸＩＯを反転タイミング信号φχ１に従って取り込み、
これを保持する。また、擬似スタティック型ＲＡＭがリ
フレッシュモードで選択状態とされ反転タイミング信号
−ｒｅｒｆ）＜ＣＩウレベルとされるとき、リフレッシ
ュアドレスカウンタＲＦＣから供給されるリフレンジエ
アドレス信号ＡＲＯ〜ＡＲＩＯを反転タイミング信号φ
ｘｊに従って取り込み、これを保持する。Ｘアドレスバ
ッファＸＡＢは、さらにこれらのＸアドレス信号ＸＯ〜
ＸｌＯ又はリフレッシュアドレス信号ＡＲＯ〜ＡＲＩＯ
をもとに、相補内部アドレス信号ＢＸＯ−旦ＸＩＯを形
成する。

このうち、下位２ビツトの相補内部アドレス信号ＢＸＯ
及びＢＸＩは、前述のように、タイミング発生回路ＴＧ
に供給され、３ビツトの相補内部アドレス信号ＢＸ２．
且Ｘ３及び旦ＸＩＯは、ワード線選択駆動信号発生回路
ＰＷＤに供給される。

残り６ビツトの相補内部アドレス信号ＢＸ４〜ｌＸ９は
、ＸプリデコーダＰＸＤに供給される。相補内部アドレ
ス信号ＢＸ２〜ＢＸ９は、さらにＸ系冗長回路ＸＲにも
供給される。

擬似スタティック型ＲＡＭの各メモリアレイには、後述
するように、４本の冗長ワード線と、８組の冗長相補デ
ータ線が設けられる。Ｘ系冗長回路ＸＲ（ＸＲＵ、ＸＲ
Ｄ）は、このうち、各冗長ワード線に割り当てられる不
良アドレスと、メモリアクセスに際して上記Ｘアドレス
バッファＸＡＢを介して供給される相補内部アドレス信
号旦Ｘ２〜ＢＸ９とをビットごとに比較照合する。その
結果、これらのアドレスが全ビットと一致すると、対応
する反転冗長ワード線選択信号ＸＲＯ−ＸＲ３を選択的
にロウレベルとする０反転冗長ワード線選択信号ＸＲＯ
−ＸＲ３は、ワード線選択駆動信号発生回路ＰＷＤに併
設される冗長ワード線選択駆動信号発生回路ＰＲＷＤに
供給される。

ワード線選択駆動信号発生回路ＰＷＤは、上記相補内部
アドレス信号−旦−Ｘ２．旦Ｘ３及び旦ＸｉＯとワード
線駆動信号発生回路φＸＧから供給されるワード線駆動
信号φＸをもとに、ワード線選択駆動信号ｘｏｏｕない
しＸＩＩＵならびにＸ０００ないしＸＩ　ＩＤを選択的
に形成する。また、冗長ワード線選択駆動信号発生回路
ＰＲＷＤは、上記ワード線駆動信号φＸ及び反転冗長ワ
ード線選択信号７下］〜ＸＲ３ならびに相補内部アドレ
ス信号ＢＸＩＯをもとに、対応する冗長ワード線選択駆
動信号ＸＲＯＵ−ＸＲ３ＵあるいはＸＲＯＤ−ＸＲ３Ｄ
を選択的に形成する。ここで、上記ワード線駆動信号φ
Ｘは、回路の電源電圧を超える所定のブーストレベルと
され、上記ワード線選択駆動信号Ｘ０ＯＵないしＸＩＩ
Ｕ（ＸＯＯＤないしＸＩＩＤ）ならびに冗長ワード線選
択駆動信号ＸＲＯＵ−ＸＲ３Ｕ　（ＸＲＯＤ−ＸＲ３Ｄ
）　も、同様にブーストレベルとされる。

Ｘプリデコード信号Ｄは、相補内部アドレス信号ＢＸ４
〜ＢＸ９を順次２ビツトずつ組み合わせてデコードする
ことで、対応するプリデコード信号ＡＸ４５０〜ＡＸ４
５３．ＡＸ６７０〜ＡＸ６７３ならびにＡＸ８９０−Ａ
Ｘ８９３をそれぞれ択一的に形成する。これらのプリデ
コード信号は、各Ｘデコーダに共通に供給される。

同様に、Ｙアドレスバ７ファＹＡＢは、擬似スタティッ
ク型ＲＡＭが通常の書き込み又は読み出しモードで選択
状態とされるとき、外部端子を介して供給されるＹアド
レス信号Ｙｌｌ〜Ｙ１８を反転タイミング信号φｙａに
従って取り込み、これを保持する。また、これらのＹア
ドレス信号をもとに、相補内部アドレス信号ＡＹＩＩ−
ＡＹＩ８形成する。これらの相補内部アドレス信号人Ｙ
１１〜人Ｙ１８は、ＹプリデコーダＰＹＤならびにＹ系
冗長回路ＹＲＡＣに供給される。

Ｙ系冗長回路ＹＲＡＣは、各冗長データ線に割り当てら
れる不良アドレスと、メモリアクセスに際して上記Ｙア
ドレスバッファＹＡＢを介して供給される相補内部アド
レス信号ＡＹＩＩ〜ＡＹＩ８とをビットに比較照合する
。その結果、これらのアドレスが全ビットと一致すると
、対応する冗長データ線選択信号ＹＲＯ〜ＹＲ７を選択
的にハイレベルとする。冗長データ線選択信号ＹＲＯ〜
ＹＲ７は、ＹプリデコーダＰＹＤを介して、各Ｙデコー
ダに供給される。

ＹプリデコーダＰＹＤは、相補内部アドレス信号ＡＹ１
１〜人Ｙ１８を順次２ビツトずつ組み合わせてデコーダ
することで、対応するプリデコード信号ＡＶ１２０〜Ａ
Ｙ１２３．ＡＹ３４０−ＡＹ３４３．ＡＹ５６０〜ＡＹ
５６３ならびにＡＹ７８０〜ＡＶ７８３をそれぞれ択一
的に形成する。

これらのプリデコード信号は、対応する信号線を介して
、各Ｙデコーダに共通に供給される。この実施例におい
て、上記プリデコード信号ＡＹ５６０〜ＡＹ５６３及び
ＡＶ７８０〜ＡＶ７８３を各Ｙデコーダに伝達するため
の信号線は、上記冗長データ線選択信号ＹＲＯ〜ＹＲ７
を伝達するための信号線として共用される。このため、
ＹプリデコーダＰＹＤは、Ｙ系冗長回路ＹＲＡＣから供
給される相補内部制御信号ｉｙｒに従って、上記プリデ
コード信号ＡＹ５６０〜ＡＹ５６３及びＡＹ７８０〜Ａ
Ｙ７８３あるいは冗長データ線選択信号ＹＲＯ〜ＹＲ７
を選択的に上記信号線に伝達する機能をあわせ持つ。

擬似スタティック型ＲＡＭは、さらに、第１図に示され
るように、回路の電源電圧をもとに負電位の基板バック
バイアス電圧ＶＢＢを形成する基板バックバイアス電圧
発生回路ＶＢＢＧと、回路の電源電圧のほぼ部分の−の
電圧とされる内部電圧ＨＶＣを形成する電圧発生回路Ｈ
ｖＣとを備える。また、タイミング発生回路ＴＧから供
給される反転タイミング信号ＣＥ３をもとに、上記ワー
ド線駆動信号φＸを形成するワード線駆動信号発生回路
φＸＧを備える。

第２図において、この擬似スタティック型ＲＡＭは、実
質的にデータ線の延長方向に分割されてなる８ｆ固のメ
モリアレイＭＡＲＹＯＬ及びＭＡＲＹＯＨないしＭＡＲ
Ｙ３Ｌ及びＭＡＲＹ３Ｒを備える。これらのメモリアレ
イは、対応するセンスアンプ５ＡＯＬ及び５ＡＯＲない
し５Ａ３Ｌ及び５Ａ３ＲならびにカラムスイッチＣ３Ｏ
Ｌ及びＣ５ＯＲないしＣ３３Ｌ及びＣ５３Ｒとともに、
対応するＹアドレスデコーダＹＤＯ〜ＹＤ３をはさんで
それぞれ対称的に配置される。また、これらのメモリア
レイと対応するセンスアンプ及びカラムスイッチならび
にＹデコーダは、対応するＸアドレスデコーダＸＤＯＬ
及びＸＤＯＲないしＸＤ３Ｌ及びＸＤ３Ｒをはさんでそ
れぞれ上下に分割して配置され、その配置位置に対応し
て（Ｕ）又は（Ｄ）の記号が付される。以下の説明では
、煩雑を避けるため、特に必要な場合を除いて、上記（
Ｕ）又は（Ｄ）の記号を省略する。また、各メモリアレ
イのうちＸデコーダの上側に配置されるものをまとめて
上辺アレイと称し、下側に配置されるものを下辺アレイ
と称する。

ところで、メモリアレイＭＡＲＹＯＬ〜ＭＡＲＹ３Ｌな
らびにＭＡＲＹＯＲ−ＭＡＲＹ３Ｒは、指定されるワー
ド線が択一的に選択状態とされることで、選択的に動作
状態とされる。この実施例において、擬似スタティック
型ＲＡＭが通常の書き込み又は読み出しモードあるいは
オートリフレッシュモードとされる場合、上記８個のメ
モリアレイは、ＭＡＲＹＯＬ及びＭＡＲＹ２Ｌ　（又は
ＭＡＲＹＯＲ及びＭＡＲＹ２Ｒ）あるいはＭＡＲＹＩＬ
及びＭＡＲＹ３Ｌ　（又はＭＡＲＹＩＲ及びＭＡＲＹ３
Ｒ）の組み合わせで２個ずつ同時に動作状態とされる。

このとき、各メモリアレイでは、上辺アレイ又は下辺ア
レイが、最上位ビットの相補内部アドレス信号ＢＸＩＯ
に従って択一的に動作状態とされ、さらに動作状態とさ
れる２個のメモリアレイから４組のデータ線がそれぞれ
同時に選択され、対応するメインアンプＭＡＬＬ及びＭ
ＡＬＲ又はＭＡＲＬ及びＭＡＲＲあるいは書き込み回路
ＤＩＬＬ及びＤｒＬＲ又はＤＩＲＬ及びＤＩＲＲの対応
する単位回路に接続される。その結果、この擬似スタテ
ィック型ＲＡＭは、８ビツトの記憶データを同時に入出
力するいわゆる×８ビット構成のＲＡＭとされる。

一方、擬似スタティック型ＲＡＭがセルフリフレッシュ
モードとされる場合、特に制限されないが、上記８個の
メモリアレイは、−斉に動作状態とされる。このとき、
各メモリアレイでは、上辺アレイ又は下辺アレイが、最
上位ビットの相補内部アドレス信号ＢＸＩＯに従つて選
択的に動作状態とされ、これらのメモリアレイにおいて
択一的に選択状態とされる合計８本のワード線に関する
リフレッシュ動作が同時に実行される。これらのリフレ
ッシュ動作は、通常のリフレッシュ周期の４倍の周期で
自律的にかつ周期的に実行され、その都度、リフレッシ
ュアドレスカウンタＲＦＣが順次更新される。その結果
、セルフリフレッシュモードにおける単位時間あたりの
リフレッシュ回数が実質的に四分の−となり、相応して
メモリアレイの平均消費電流が削減される。

第３図において、この擬似スタティック型ＲＡＭは、８
ビツトの入力又は出力データに対応して設けられる８個
のデータ入出力端子１００　Ａ−１０７を備え、また、
これらのデータ入出力端子に対応した８個の単位回路を
それぞれ含むデータ入力バッファＤＩＢ及びデータ出力
バッファＤＯＢを備える。データ入出力端子１００〜１
０７は、データ入力バッファＤＩＢの対応する単位回路
の入力端子に結合されるとともに、データ出力バッファ
ＤＯＢの対応する単位回路の出力端子に結合される。デ
ータ入力バッファＤＩＢには、タイミング発生回路ＴＧ
からタイミング信号φｄｉｃが供給され、データ出力バ
ッファＤＯＢには、タイミング信号φｄｏｃが供給され
る。ここで、タイミング信号φｄｉ’ｃは、特に制限さ
れないが、擬似スタティック型ＲＡＭが通常の書き込み
モードで選択状態とされるとき、データ入出力端子！０
０〜１０７を介して供給される入力データのレベルが確
定される時点で、選択的にハイレベルとされる。また、
タイミング信号φｄｏｃは、！（ＩＩＩスタティック型
ＲＡＭが通常の読み出しモードで選択状態とされるとき
、選択された８個のメモリセルの読み出し信号のレベル
が確定される時点で、選択的にハイレベルとされる。

データ入力バッファＤＩＢの下位４個の単位回路の出力
端子は、書き込み回路ＤＩＬＬ：及びＤＩＲＬの対応す
る単位回路の入力端子にそれぞれ結合され、データ入力
バッファＤＩＲの上位４個の単位回路の出力端子は、書
き込み回路ＤＩＬＲ及びＤＩＲＲの対応する単位回路の
入力端子にそれぞれ結合される。同様に、データ出力バ
ッファＤＯＢの下位４個の単位回路の入力端子は、メイ
ンアンプＭＡＬＬ及びＭＡＲＬの対応する単位回路の出
力端子にそれぞれ結合され、データ出力バッファＤＯＢ
の上位４個の単位回路の入力端子は、メインアンプＭＡ
ＬＲ及びＭＡＲＨの対応する単位回路の出力端子にそれ
ぞれ結合される。メインアンプＭＡＬＬ及びＭＡＬＲに
は、タイミング発生回路ＴＧからタイミング信号φｍａ
Ｑが供給され、メインアンプＭＡＲＬ及びＭＡＲＲには
、タイミング信号φｍａｌが供給される。

データ入力バッファＤＩＢは、擬似スタティック型ＲＡ
Ｍが書き込み系の動作サイクルで選択状態とされるとき
、データ入出力端子１００〜■。

７を介して供給される入力データを、上記タイミング信
号φｄｉｅに従って取り込み、これを書き込み回路ＤＩ
ＬＬないしＤＩＲＨの対応する単位回路を介して、同時
に選択状態とされる８個のメモリセルに書き込む、また
、データ出力バッファＤＯＢは、擬似スタティック型Ｒ
ＡＭが読み出し系の動作サイクルで選択状態とされると
き、メインアンプＭＡＬＬないしＭＡＲＨによって増幅
される８ビツトの読み出し信号を、上記タイミング信号
φｄｏｅに従って取り込み、対応するデータ入出力端子
１００〜ＩＯ７を介して外部に送出する。タイミング信
号φｌｏｃがロウレベルとされるとき、データ出力バッ
ファＤＯＢの出力はハイインピーダンス状態とされる。

３、１．２゜動作サイクル 第１表には、この発明が通用された擬似スタティック型
ＲＡＭの動作サイクルが表示されている。

また、第５図ないし第１１図には、第１表に記載される
各動作サイクルの一実施例のタイミング・図が示されて
いる。これらの図表をもとに、この実施例の擬似スタテ
ィック型ＲＡＭの各動作サイク第１表 ルの概要とその特徴について説明する。

（１）リードサイクル 擬似スタティック型ＲＡＭは、第５図に示されるように
、チップイネーブル信号で百の立ち下がりエツジにおい
てライトイネーブル信号ｉ及び出力イネーブル信号■す
なわちリフレ７シェ制御信号ＲＦＳＨがともにハイレベ
ルであることを条件に、リードサイクルとされる。出カ
イネーブル信号τ百は、読み出しデータの出力動作を遅
延させない所定のタイミングで、−時的にロウレベルと
される。アドレス入力端子ＡＯ−ＡＩＯ及びＡｌｌ〜Ａ
１８には、チップイネーブル信号ＣＥの立ち下がりエツ
ジに同期して、１１ビツトのＸアドレス信号と８ビツト
のＹアドレス信号が供給される。データ入出力端子１０
０〜１０７は、通常ハイインピーダンス状態とされ、所
定のアクセスタイムが経過した時点で、同時に選択状態
とされる８個のメモリセルから出力される８ビツトの読
み出しデータが送出される。

（２）ライトサイクル 擬似スタティック型ＲＡＭは、第６図に示されるように
、チップイネーブル信号ＣＥの立ち下がりエツジにおい
て出力イネーブル信号ＯＥが７１イレベルとされ、かつ
ライトイネーブル信号ＷＥがチップイネーブル信号で百
に先立ってロウレベルとされあるいはチップイネーブル
信号ＣＥに遅れて所定のタイミングで一時的にロウレベ
ルとされろことを条件に、ライトサイクルとされる。ア
ドレス入力端子ＡＯ〜ＡＩＯ及びＡＩｌ〜Ａ１Ｂには、
Ｘ及びＸアドレス信号が入力され、データ入出力端子１
００〜１０７には、書き込み動作を遅延させない所定の
タイミングで、８ビツトの書き込みデータが供給される
。

（３）リードモディファイライトサイクルこの動作サイ
クルは、いわば上記リードサイクルとライトサイクルを
組み合わせた動作サイクルであって、擬似スタティック
型ＲＡＭは、第７図に示されるように、チップイネーブ
ル信号ＧＥの立ち下がりエツジにおいて出力イネーブル
信号０τ及びライトイネーブル信号ＷＥがハイレベルで
あるため、まずリードサイクルを開始する。そして、指
定されたアドレスの読み出しデータをデータ入出力端子
１．００〜１０７から送出した後、ライトイネーブル信
号ＷＥが一時的にロウレベルとされる時点で、データ入
出力端子１００−１０７から供給される８ビツトの書き
込みデータを上記アドレスに書き込む。

（４）アドレスリフレッシュサイクル 擬似スタティック型ＲＡＭは、第８図に示されるように
、チップイネーブル信号ＣＥの立ち下がりエツジにおい
てライトイネーブル信号ＷＥ及び出カイネーブル信号百
１）（ハイレベルとされ、かつその後も継続してハイレ
ベルに固定されることを条件に、アドレスリフレッシュ
サイクルを実行する。アドレス入力端子ＡＯ−ＡＩＯに
は、チンブイネーブル信号ＣＥに同期して、リフレッシ
ュすべきワード線を指定する１１ビツトのＸアドレス信
号が供給される。

擬似スタティック型ＲＡＭでは、上記リードサイクルと
同様に、２個のメモリアレイが同時に選択状態とされ、
各メモリーアレイにおいてそれぞれ１本、合計２本のワ
ード線が同時に選択状態とされる。そして、これらのワ
ード線に結合されるそれぞれ１０２４個、合計２０４８
個のメモリセルの記憶データが対応する相補データ線に
一斉に出力され、各センスアンプの対応する単位増幅回
路によるリフレッシュを受ける。

（５）オートリフレッシュサイクル 擬似スタティック型ＲＡＭは、第９図に示されるように
、チップイネーブル信号ＣＥがハイレベルに固定された
状態で、出力イネーブル信号５１すなわちリフレッシュ
制御信％ＲＦＳＨが比較的短い時間で一時的にロウレベ
ルとされることを条件に、オートリフレッシュサイクル
を実行する。

このとき、リフレッシュすべきワード線□を指定するた
めのりフレッシェアドレスは、擬似スタティック型ＲＡ
Ｍに内蔵されるリフレッシュカウンタＲＦＣから供給さ
れる。

擬似スタティック型ＲＡＭでは、リフレッシェカウンタ
ＲＦＣによって指定される合計２本のワード線が同時に
選択状態とされ、対応する合計２０４８個のメモリセル
に対するリフレッシエ動作が一斉に行われる。リフレッ
シェカウンタＲＦＣは、その出力信号すなわちリフレッ
シュアドレスがＸアドレス入力端子に取り込まれた後の
時点で、自動的に更新される。

（６）セルフリフレッシュサイクル 擬似スタティック型ＲＡＭは、第１０図に示されるよう
に、チップイネーブル信号■がハイレベルに固定された
状態で、出力イネーブル信号０百すなわちリフレッシュ
制御信号ＲＦＳＨが比較的長い時間ｌｌＶｔしてロウレ
ベルとされることを条件に、セルフリフレッシュモード
とされる。

擬似スタティック型ＲＡＭでは、リフレッシュタイマー
カウンタ回路ＳＲＣが起動されると同時に、まずセルフ
リフレッシュモードによる１回のセルフリフレッシュサ
イクルが実行される。そして、その後、リフレッシュタ
イマーカウンタ回路ＳＲＣから所定の周波数のリフレッ
シュ起動信号が出力されることで、対応する周期で上記
セルフリフレッシュサイクルを繰り返す、このとき、リ
フレッシュアドレスは、リフレッシュカウンタＲＦＣに
よって順次指定される。

ところで、このセルフリフレッシェサイクルにおいて、
ａ４Ｅ１スタティック型ＲＡＭでは、８個のメモリアレ
イが同時に動作状態とされ、合計８本のワード線が選択
状態とされる。これにより、これらのワード線に結合さ
れる８１９２個のメモリセルに対するリフレッシュ周期
が一斉に行われ、メモリアレイの平均動作電流が削減さ
れる。

（９）テストサイクル 擬似スタティック型ＲＡＭは、第１１図に示されるよう
に、出カイネーブル信号ＯＥ、ライトイネーブル信号Ｗ
Ｅ又はチップイネーブル信号ＣＥが、回路の電源電圧を
超える所定の高電圧とされることを条件に、３種類のテ
ストモードによるテストサイクルを選択的に実行する。

擬似スタティック型ＲＡＭは、上記起動制御信号のいず
れかが上記高電圧とされることで、テストモードの種類
を判定するとともに、対応するテストサイクルを起動す
る。

各テストモードの具体的な内容と、各テストサイクルに
おける擬似スタティック型ＲＡＭの動作のについては、
後で詳細に説明する。

３、１．３　、テスト方式 この擬似スタティック型ＲＡＭは、特に制限されないが
、第２表に示されるように、製品完成後において外部端
子を介して実施しうる三つのテストモードを有する。

（１）ＥＣＲＦテストモード 擬似スタティック型ＲＡＭは、第１１図（ａ）第２表 Ｅ　ＣＲＦ　　：　Ｅｘｔｒａ　　　Ｃｏｎｔｒｏｌ　
　　ＲｅｆｒｅｓｈＲＣＣ：　　Ｒｅｆｒｅｓｈ　　　
Ｃｏｕｎｔｅｒ　　　ＣｈｅｃｋＳＴ　Ｉ　　Ｃ：　　
５ｅｌｆ　　Ｔｉｇｅｒ　　　Ｃｈｅｃｋに示されるよ
うに、チップイネーブル信号ＣＥがハイレベルに固定さ
れ、かつ出力イネーブル信号ＯＥが回路の電源電圧を超
える所定の高電圧とされることで、ＥＣＲＦテストモー
ドによるテストサイクルを実施する。このとき、擬似ス
タティック型ＲＡＭのアドレス入力端子Ａｌｌには、所
定の試験制御信号が供給される。すなわち、出力イネー
ブル信号ＯＲの立ち上がりエツジにおいて、上記試験制
御信号がハイレベルであると、擬似スタティック型ＲＡ
Ｍはセルフリフレッシュモードとされ、またロウレベル
であると、オートリフレッシュモードとされる。これら
のセルフリフレッシュ及びオートリフレッシュモードに
おいて、擬似スタティック型ＲＡＭには、アドレス入力
端子ＡＯ〜Ａ１０を介して、リフレッシュアドレスが供
給される。また、これらのリフレッシュサイクルは、上
記試験制御信号がロウレベルからハイレベルに繰り返し
変化されることで、繰り返し実施され、試験制御信号の
立ち上がりの都度、アドレス入力端子ＡＯ〜ＡＩＯに供
給されるリフレッシエアドレスが取り込まれる。

これにより、擬似スタティック型ＲＡＭのリフレッシュ
動作におけるアドレス依存性等を試験確認できるととも
に、試験制御信号によってリフレッシュ周期を任意に設
定できるため、擬似スタティック型ＲＡＭの情報保持特
性等を試験確認することができる。

（２）ＲＣＣテストモード 擬似スタティック型ＲＡＭは、第１１図（ｂ）に示され
るように、チップイネーブル信号ＣＥがハイレベルに固
定されるとともに出力イネーブル信号■が通常のロウレ
ベルとされ、かつ出力イネーブル信号ＯＥの立ち下がり
エツジに前後してライトイネーブル信号ＷＥが回路の電
源電圧を超える所定の高電圧とされることで、ＲＣＣテ
ストモードによるテストサイクルを選択的に実施する。

すなわち、ライトイネーブル信号ＷＥが、出カイネーブ
ル信号τ百）立ち下がりエツジに遅れて高電圧とされる
場合、擬似スタティック型ＲＡＭは、セルフリフレッシ
ュモードとされ、出力イネーブル信号ＯＥの立ち下がゆ
に先立って高電圧とされる場合、オートリフレッシュモ
ードとされる。このとき、リフレッシエアドレスは、リ
フレッシュカウンタＲＦＣによって指定され、また、ア
ドレス入力端子Ａｌｌを介して供給される試験制御信号
の立ち下がりエツジにおいて、上記リフレッシュカウン
タＲＦＣが更新される。さらに、これらのリフレッシュ
サイクルにおいて、擬似スタティック型ＲＡＭでは、ワ
ード線を順次選択状態としながら、併せて特定のカラム
アドレスのメモリセルに対する書き込み動作行われる。

その結果、各ワード線の特定アドレスに書き込まれたデ
ータを通常のリードサイクルよって順次読み出し照合す
ることで、擬似スタティック型ＲＡＭに内蔵されるリフ
レッシュカウンタの計数機能を試験確認することができ
る。

（３）ＳＴｒＣテストモード 擬似スタティック型ＲＡＭは、第１１図（Ｃ）に示され
るように、チップイネーブル信号ＣＥが回路の電源電圧
を超える所定の高電圧とされ、かつ出カイネーブル信号
万１）（やや遅れてロウレベルとされることで、５ＴＩ
Ｇテストモードによるテストサイクルを実施する。この
とき、擬似スタティック型ＲＡＭは、セルフリフレッシ
ュモードとされる。そして、リフレンシエタイマー回路
ＴＭＲの出力信号すなわちリフレッシュタイマーカウン
タ回路ＳＲＣによって計数される反転タイミング信号φ
ｃＪが、データ入出力端子１０６を介して出力され、上
記リフレッシュタイマーカウンタ回路ＳＲＣの出力信号
すなわちセルフリフレッシュモードのリフレッシュ周期
を決定する反転タイミング信号φｓｒｆが、データ入出
力端子Ｉ０７を介して出力される。

これにより、擬似スタティック型ＲＡＭのセルフリフレ
ッシュモードにおけるリフレッシュ周期を試験確認する
ことができる。

このように、この擬似スタティック型ＲＡＭでは、チッ
プイネーブル信号で正、ライトイネーブル信号ＷＥ及び
出カイネーブル信号ＯＥ等の起動ｍ御信号等が選択的に
回路の電源電圧を超える高電圧とされることで、テスト
モードの種類を判定し、またテストサイクルの起動条件
とする。その結果、テストモードの設定とテストサイク
ルの起動を同時に実現し、擬似スタティック型ＲＡＭの
試験動作の簡素化が図られる。

ところで、擬似スタティック型ＲＡＭに内蔵されるリフ
レッシュタイマーカウンタ回路ＳＲＣは、８ビツトのパ
イナリイカウンタによって構成され、各ビットに対応し
て設けられるヒユーズ手段が選択的に切断されることで
、その計数初期値すなわちカウンタモデュロが選択的に
設定される。したがって、この実施例の擬似スタティッ
ク型ＲＡＭでは採用されていないが、上記リフレッシュ
タイマーカウンタ回路ＳＲＣの特性を効果的に試験する
方法として、第５０図に示されるような方法が考えられ
る。

すなわち、第５０図において、擬似スタティック型ＲＡ
Ｍには、例えばアドレス入力端子ＡＯ〜Ａ７を介して、
リフレッシュタイマーカウンタ回路ＳＲＣの計数初期値
が供給される。これらの計数初期値すなわち反転内部信
号ａ１は、反転タイミング信号φｅｘｔがロウレベルと
されることで、リフレッシュタイマーカウンタ回路ＳＲ
Ｃの対応するビットに取り込まれ、これによってリフレ
ッシュタイマーカウンタ回路ＳＲＣの計数初期値が設定
される。その結果、計数初期値に応じたりフレッシェタ
イマー回路ＴＭＲ及びリフレッシュタイマーカウンタ回
路ＳＲＣの特性を試験確認できるとともに、擬似スタテ
ィック型ＲＡＭのりフレフシェ周期を切り換えながらそ
の動作特性を試験確認することができる。

３、１．４　、アドレス構成及び選択方式擬似スタティ
ック型ＲＡＭは、前述のように、ノンアドレスマルチプ
レクス方式をとり、合計１９個のアドレス入力端子ＡＯ
−Ａ１Ｂを備える。

また、それぞれ対をなし実質的に上下二分割される合計
１６個のメモリアレイを備え、各メモリアレイは、後述
するように、択一的に選択状態とされかつ４本ずつ群分
割される６４群、合計２５６本のワード線と、同時に４
組ずつ選択的に選択状態とされる合計１０２Ｃ組の相補
データ線をそれぞれ含む、その結果、各メモリアレイは
、それぞれ実質的に２６２１４４、いわゆる２５６キロ
ビツトのアドレス空間を有し、これにより、擬似スタテ
ィック型ＲＡＭはいわゆる４メガビツトの記憶容量を有
するものとされる。

擬似スタティック型ＲＡＭが通常の動作モードで選択状
態とされるとき、上記１６個のメモリアレイは、実質的
に２個ずつ同時に、いわゆるベア選択される。そして、
同時に動作状態とされる２個のメモリアレイからそれぞ
れ４個、合計８個のメモリセルが選択され、対応するコ
モンＩ１０線に接続される。これらのメモリセルは、さ
らに対応する書き込み回路又はメインアンプを経て、デ
ータ入力バッファＤＩＢ又はデータ出力バッファＤＯＢ
の対応する単位回路に接続される。

この擬似スタティック型ＲＡＭにおいて、１９個のアド
レス入力端子ＡＯ〜Ａ１８を介して入力されるアドレス
信号は、特に制限されないが、第３表に示されるように
分類され、それぞれ対応する用途に供される。すなわち
、まずアドレス入力端子ＡＯ〜ＡＩＯを介して入力され
る１１ビツトはＸアドレス信号とされ、このうち、下位
２ビツトのアドレス信号ＡＯ及びＡＩならびに最上位ビ
ットのアドレス信号ＡＩＯは、タイミング発生回路ＴＧ
に供給される。タイミング発生回路ＴＧで第３表 第３表（つづき） は、アドレス信号ＡＯ及びＡＩによってメモリアレイペ
アの選択が行われ、アドレス信号１ｏによって上辺又は
下辺アレイの選択が行われる。これにより、１６個のメ
モリアレイは、大分の一選択され、２個ずつ同時に動作
状態とされる。前述のように、擬似スタティック型ＲＡ
Ｍがセルフリフレッシュモードとされるとき、上記アド
レス信号ＡＯ及びＡＩは意味をなさず、８個の上辺又は
下辺アレイが一斉に動作状態とされる。

次に、６ビツトのアドレス信号Ａ４ないしＡ９は、Ｘプ
リデコーダＰＸＤに供給され、それぞれ２ビツトずつ組
み合わされてデコードされる。その結果、対応するプリ
デコードＡＸ４５０〜ＡＸ４５３ないしＡＸ８９０〜Ａ
Ｘ８９３がそれぞれ択一的にハイレベルとされる。これ
らのプリデコード信号は、Ｘデコーダに供給され、各メ
モリアレイのワード線群を択一的に選択するために供さ
れる。さらに、２ビツトのアドレス信号Ａ２及びＡ３は
、ワード線選択駆動信号発生回路ＰＷＤに供給され、ワ
ード線駆動信号発生回路φＸＧから出力されるワード線
駆動信号φＸと組み合わされることで、ワード線選択駆
動信号ｘｏｏ、ｘｏｔ。

ＸＩＯ及びＸｌｌを択一的に形成するために供される。

前述のように、ワード線駆動信号φＸならびにワード線
選択駆動信号ｘＯＯ〜Ｘｌｌは、回路の電源電圧を超え
る所定のブーストレベルとされる。その結果、以上８ビ
ツトのアドレス信号Ａ２ないしＡ９に従って、上記アド
レス信号ＡＯ及びＡ１ならびにＡＩＯによって指定され
る２個のメモリアレイを構成する２５６本のワード線の
うちの１本が択一的に選択状態とされる。

同様に、アドレス入力端子ＡＩｌ〜Ａ１Ｂを介して入力
される８ビツトのアドレス信号Ａｌｌ〜Ａ１８は、Ｙア
ト−レス信号とされ、データ線選択に供される。すなわ
ち、アドレス信号Ａｌ１−Ａ１８は、ＹプリデコーダＰ
ＹＤに供給され、第３表に示されるように、Ａｌｌ及び
Ａ１２．Ａ１３及びＡ１４．Ａ１５及びＡ１６ならびに
ＡＩ？及びＡ１８の組み合わせで、それぞれ２ビツトず
つデコードされる。その結果、対応するプリデコード信
号ＡＹ１２０〜ＡＹ　１２３．　ＡＹ３４０−ＡＹ３４
３．ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＹ
７８３が、択一的にハイレベルとされる。これらのプリ
デコード信号は、Ｙデコーダのデコーダトリーによって
さらに組み合わされ、その結果、動作状態とされる２個
のメモリアレイからそれぞれ４組、合計８組の相補デー
タ線が選択され、対応するコモンＩ１０線に接続される
。

これにより、いわゆる４メガビツトのメモリセルから８
個のメモリセルが選択され、データ入出力端子１００〜
１０７を介する８ビットの記憶データの入出力動作が行
われる。

３、１．５　、冗長構成 擬似スタティック型ＲＡＭは、前述のように、それぞれ
対をなし実質的に上下二分割される合計１６個のメモリ
アレイを備え、各メモリアレイは、特に制限されないが
、４本の冗長ワード線と３２組の冗長相補データ線とを
それぞれ備える。これらの冗長ワード線及び冗長相補デ
ータ線は、特に制限されないが、上記１６個のメモリア
レイにおいて同時にかつ共通の欠陥素子を対象として切
り換えられ、対応する欠陥ワード線又は欠陥相補データ
線に代わってそれぞれ１本あるいは４組ずつ選択的に選
択状態とされる。このため、擬似スタティック型ＲＡＭ
は、特に制限されないが、すべてのメモリアレイの冗長
ワード線ごとに対応して共通に設けられる４個のＸ系冗
長回路ＸＲＯ−ＸＲ３と、４組の冗長相補データ線ごと
に対応して共通に設けられる８個のＹ系冗長回路ＹＲＡ
ＣＯ〜ＹＲＡＣ７とを備える。

このうち、Ｘ系冗長ｎ　Ｘ　ＲＯ〜ＸＲ３は、アレイ選
択に供されるものを除く８ビツトのアドレス信号Ａ２〜
Ａ９すなわち相補内部アドレス信号ＢＸ２〜ＢＸ９と、
対応する冗長ワード線に割り当てられた不良アドレスと
を比較照合する。その結果、両アドレスが全ビット−政
すると、その出力信号すなわち対応する反転冗長ワード
線選択信号ＸＲＯ〜ＸＲ３をロウレベルとする。これら
の反転冗長ワード線選択信号は、前述のように、ワード
線選択駆動信号発生回路ＰＷＤによってワード線駆動信
号φＸならびに相補内部アドレス信号ＢＸＩＯと組み合
わされ、上辺又は下辺アレイに対応する冗長ワード線選
択駆動信号ＸＲＯＵ−ＸＲ３Ｕ又はＸＲＯＤ　Ａ−ＸＲ
３Ｄとなる。これらの冗長ワード線選択駆動信号は、各
Ｘデコーダに供給され、冗長ワード線の選択動作に供さ
れる。言うまでもなく、冗長ワード線が選択されるとき
、アドレス信号Ａ２〜Ａ９によって指定される欠陥ワー
ド線の選択動作は停止される。

ところで、この擬似スタティック型ＲＡＭのＸ系冗長回
路ＸＲＯ〜ＸＲ３は、第４５図に例示されるように、４
ビツトのＸアドレス信号すなわち相補内部アドレス信号
ＢＸ４〜ＢＸ７を受けかつ半導体基板面の上辺側に配置
されるＸ系冗長回路ＸＲＯＵ−ＸＲ３Ｕと、残り４ビツ
トのＸアドレス信号ＢＸ２及びＢＸ３ならびにＢＸ８及
びＢＸ９を受けかつ半導体基板面の下辺側に配置される
Ｘ系冗長回路ＸＲＯＤ−ＸＲ３Ｄとにそれぞれ分割され
る。これらのＸ系冗長回路は、冗長用ＲＯＭ（読み出し
専用メモリ）となる２個のヒユーズ手段を含みかつ実質
的にこれらのヒユーズ手段によって保持される不良アド
レスと対応する相補内部アドレス信号ＢＸ２〜ＢＸ９と
が一致したことを判定する４個の冗長アドレス比較回路
と、一致検出ノードＮ９又はＮＩＯと回路の接地電位と
の間に直列形態に設けられそのゲートに対応する冗長ア
ドレス比較回路の出力信号を受けるカスケードＭＯＳＦ
ＥＴ　（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）からなる一致検出回路と
をそれぞれ含む、上記一致検出ノードＮ９及びＮＩＯは
、さらに実質的な負論理積回路を構成する２人カッアゲ
ート回路の対応する入力端子に結合される。その結果、
上記一致検出ノードＮ９及びＮＩＯがともにロウレベル
に引き抜かれ、また対応する冗長イネーブル回路ＸＲＥ
の出力信号がハイレベルであることを条件に、各Ｘ系冗
長回路の出力信号すなわち上記反転冗長ワード線選択信
号ＸＲＯ〜ＸＲ３が選択的にロウレベルとされる。

このように、冗長回路の一致検出回蕗を構成するカスケ
ードＭＯＳＦＥＴを、半導体基板面の上辺又は下辺側に
分散して配置される複数のアドレス入力パッドあるいは
アドレスバッファごとに分割し、それぞれの出力信号を
論理回路によって論理積結合することで、冗長回路の動
作を実質的に高速化し、相応して擬似スタティック型Ｒ
ＡＭのアクセスタイムを高速化できる。

一方、上記冗長イネーブル回路ＸＲＥは、第４４図に別
記されるように、ヒユーズ手段Ｆｌ及びＦ２をそれぞれ
含む第１及び第２のヒユーズ論理ゲート回路を備える。

これらのヒユーズ論理ゲート回路は、内部ノードＮ７又
はＮ８（第４の内部ノード）と回路の電源電圧（第１の
電源電圧）との間に設けられるＰチャンネル型（第１導
電型）のＭＯ５ＦＥＴＱＰ１６又はＱＰｌＢ（第１８の
ＭＯＳＦＥＴ）と、上記内部ノードＮ７又はＮ８と回路
の接地電位（第２の電源電圧）との間に対応する上記ヒ
ユーズ手段Ｆ１又はＦ２と直列形態に設けられるＮチャ
ンネル型（第２４電型）　のＭＯ５ＦＥＴＱＮ２１又は
ＱＮ２２（第１９のＭＯＳＦＥＴ）とを含む。

上記ＭＯ５ＦＥＴＱＰ　１６及びＱＮ２１ならびにＱＰ
ｌＢ及びＱＮ２２は、対応するヒユーズ手段が切断され
ないことを条件に、１個のＣＭＯＳインバータ回路とし
て作用する。このとき、内部ノードＮ７及びＮ８のレベ
ルは、反転タイミング信号ＣＥＩがロウレベルとされ又
はタイミング信号ＸＤＰがハイレベルとされることを条
件に、ロウレベルとされる。対応するヒユーズ手段Ｆ１
又はＦ２が例えばレーザ汐−ム等によって切断されると
、内部ノードＮ７及びＮ８のレベルは、上記反転タイミ
ング信号ＣＥＩ及びタイミング信号ＸＤＰに関係なく、
ハイレベルに固定される。

各ヒユーズ論理ゲート回路の出力信号すなわち内部ノー
ドＮ７及びＮ８のレベルは、そのままあるいは反転され
た後、ナントゲート回路ＮＡＧ　７〜ＮＡＧ９からなる
排他的論理和回路に供給される。ナントゲート回路ＮＡ
Ｇ９の出力信号は、冗長イネーブル回路ＸＲＥの出力信
号ＸＲＥとされる。これらのことから、冗長イネーブル
回路ＸＲＥの出力信号ＸＲＥは、反転タイミング信号で
１１がハイレベルとされかつタイミング信号ＸＤＰがロ
ウレベルとされるとき、対応するヒユーズ手段の切断状
態に関係なくロウレベルとされる。また、上記反転タイ
ミング信号ＣＥＩがロウレベルとされ又はタイミング信
号ＸＲＥがハイレベルとされるとき、対応するヒユーズ
手段Ｆ１又はＦ２のいずれかが切断されることを条件に
ハイレベルとされる。このとき、ヒユーズ手段Ｐ１及び
Ｆ２の両方が切断されあるいは両方が切断されない場合
、冗長イネーブル回路ＸＲＥの出力信号ＸＲＥはロウレ
ベルのままとされる。

このように、冗長イネ−モル回路ＸＲＥ等に含まれるヒ
ューズ手段を、ＣＭＯ５論理ゲート回路のＮチャンネル
又はＰチャンネルＭＯＳＦＥＴと出力ノードとの間にヒ
ユーズ手段を設けてなるいわゆるヒユーズ論理ゲート回
路を基本として構成することで、ヒューズ手段を簡素化
し、その低コスト化を図ることができる。また、ヒュー
ズ手段に２個のヒユーズ論理ゲート回路を設け、これら
のヒユーズ論理ゲート回路の出力信号を排他的論理和演
算することで、−旦不良アドレスの割り当てが行われた
Ｘ系冗長回路を、等価的にもとの初期状態に戻すことが
できる。その結果、擬似スタティック型ＲＡＭの冗長割
り当てに融通性を持たせ、その歩留りを高めることがで
きる。

言うまでもなく、上記ヒューズ手段は、Ｘ系冗長回路及
びＹ系冗長回路の各冗長アドレス比較回路にも利用でき
るし、後述するりフレンシュタイマーカウンタ回路Ｓ　
ＲＣＪ）プリセット用ヒューズ回路等の各種ヒューズ手
段にも利用できる。

次に、擬似スタティック型ＲＡＭのＹ系冗長回路ＹＲＡ
ＣＯ〜ＹＲＡＣ３は、８ビツトのアドレス信号Ａ１１−
ＡｌＢすなわち相補内部アドレス信号ＡＹＩＩ〜ＡＹ１
Ｂと、対応する４組の冗長相補データ線に割り当てられ
た不良アドレスとを比較照合する。その結果、両アドレ
スが全ビット−政すると、その出力信号すなわち対応す
る冗長データ線選択信号ＹＲＯ〜ＹＲ７を選択的にハイ
レベルとする。これらの冗長データ線遺沢信号は、前述
のように、ＹプリデコーダＰＹＤを介して各Ｙデコーダ
に伝達され、冗長相補データ線の選択動作に供される。

言うまでもなく、冗長相補データ線が選択されるとき、
アドレス信号ＡＩｌ〜ＡｌＢによって指定される欠陥相
補データ線の選択動作は停止される。

ところで、上１５ＹプリデコーダＰＹＤを介してＹデコ
ーダＶＤに供給される冗長データ線選択信号ＹＲＯ−Ｙ
Ｒ７は、第５８図に示されるように、プリデコード信号
ＡＹ５６０〜ＡＹ５６３及びＡＹ７８０〜ＡＹ７８３を
供給するための８本の信号線を共有して伝達される。こ
のため、ＹプリデコーダＰＹＤには、いずれかの冗長相
補データ線が選択されるときにロウレベルとされる反転
タイミング信号Ｔ７ゴに従って、上記プリデコード信号
ＡＶ５６０〜ＡＹ５６３及びＡＹ７８０〜ＡＹ７８３あ
るいは冗長データ線選択信号ＹＲＯ〜ＹＲ７を選択的に
伝達するマルチプレクサが設けられる。ＹデコーダＶＤ
は、反転タイミング信号φｙ下＋ハイレベルとされると
き、上記信号線を介して伝達される信号をプリデコード
信号ＡＹ５６０〜ＡＹ５６３及びＡＶ７８０〜ＡＹ７８
３として受け、゛また反転タイミング信号γ７下がロウ
レベルとされるとき、上記信号線を介して伝達される信
号を冗長データ線選択信号ＹＲＯ〜ＹＲ７として受ける
。その結果、比較的信号線が混雑するアレイ周辺部のレ
イアウトを劾率化し、そのレイアウト所要面積を縮小で
きる。

一方、各メモリアレイに設けられる３２組の冗長相補デ
ータ線は、前述０ように、それぞれ４組ずつ同時に選択
状態とされ、実質的に八つの冗長データ線群ＲＹＯ−Ｒ
Ｙ７を構成する。Ｉｌ似ススタテイック型ＲＡＭ、上辺
及び下辺アレイとしてそれぞれ対をなす１６個のメモリ
アレイを備え、上記冗長データ線群は、これらのメモリ
アレイにおいて同時にかつ共通の欠陥素子を対象として
切り換えられる。このため、この実施例の擬似スタティ
ック型ＲＡＭでは、対をなす二つのメモリアレイの冗長
相補データ線群ＲＹＯ〜ＲＹ７が、第４２図に例示され
るように、半導体基板面の中心線を軸として線対称とさ
れる順序で配置される。

周知のように、各素子の障害発生率は、半導体基板面の
各辺に近接するほど高くなる。冗長相補データ線群ＲＹ
Ｏ〜ＲＹ７を、このように線対称となる順序で配置する
ことで、冗長相補データ線群ＲＹＯ側の障害発生率が意
図的に高められ、逆に他の冗長相補データ線群の障害発
生率が低くされる。その結果、冗長相補データ線全体と
して見た平均障害発生率が抑えられ、擬似スタティック
型ＲＡＭの歩留りが高めるられる。

言うまでもなく、上記のような冗長相補データ線のレイ
アウト方法は、冗長ワード線についても同様な効果を得
ることができる。

３、１．６　、リフレッシエ方式 この擬似スタティック型ＲＡＭは、前述のように、３種
類のリフレッシュモードすなわちアドレスリフレッシェ
、オートリフレッシェ及びセルフリフレッシュモードを
有する。リフレッシュすべきワード線を指定するための
りフレンシェアドレスは、アドレスリフレッシュモード
の場合、外部に設けられる例えばメモリ制御ユニットか
ら供給され、オートリフレッシュ及びセルフリフレッシ
ェの場合、内蔵するリフレッシュカウンタＲＦＣから供
給される。

一方、リフレッシエ動作を行うべき周期すなわちリフレ
ッシュ周期は、前述のように、メモリセルの情報保持能
力によって設定され、製品仕様として規定される。この
リフレッシエ周期は、前述の動作サイクルの説明から明
らかなように、アドレスリフレッシュ及びオートリフレ
ッシュモードの場合、擬似スタティック型ＲＡＭをアク
セスする外部のメモリ制御ユニット等によって管理され
、セルフリフレッシュモードの場合、タイミング発生回
路ＴＧに含まれるリフレッシュタイマー回路ＴＭＲ及び
リフレッシュタイマーカウンタ回路ＳＲＣによって管理
される。

リフレッシュタイマー回路ＴＭＲは、第１５図に示され
るように、動作電流が制限される７個のインバータ回路
が実質的にリング状に直列結合されてなるリングオシレ
ータを合み、その出力信号すなわちタイミング信号φｔ
　ｍ　ｒを、所定の周期で形成する。このタイミング信
号φｔｍｒは、第１４図に示されるように、２人カッア
ゲート回路及びインバータ回路を経てタイミング信号φ
ｃｊとされ、リフレッシュタイマーカウンタ回路ＳＲＣ
の針数パルスとして供される。

リフレッシュタイマーカウンタ回路ＳＲＣは、８ビツト
のパイナリイカウンタ構造とされ、各ビットに対応する
単位回路は、第１６図に示されるように、それぞれ一対
のマスターラッチ及びスレーブラッチと、その初期値を
論理“Ｏ”又は論理１１”に選択的に設定するためのヒ
ューズ手段を含む、リフレッシュタイマーカウンタ回路
ＳＲＣは、各単位回路のヒューズ手段が選択的に切断さ
れることで、その計数初期値が設定され、これによって
その計数周期すなわちカウンタモデュロが設定される。

リフレッシュタイマーカウンタ回路ＳＲＣの出力信号す
なわち出力キャリー信号５ＣＡ７は、上記タイミング信
号φｃｊと組み合わされ、さらに、セルフリフレッシュ
モードのリフレッシュ周期を決定する反転タイミング信
号φ３ｒ下の形成に供される。

！！偵ススタテイック型ＲＡＭ５ＴＩＧテストモードと
されるとき、上記タイミング信号φＣ！及び反転タイミ
ング信号φａｒｆは、前述のテスト方式の項で述べたよ
うに、データ入出力端子！０６又は１０７を介してモニ
タされる。

ところで、ａｍスタティック型ＲＡＭにおけるセルフリ
フレッシュモードには、この実施例のように、例えばバ
ッテリ１４７２７７１時等において擬似スタティック型
ＲＡＭが比較的長い時間にわたって非選択状態とされる
ときに用いられろいわゆるｐｓ＜擬似）リフレッシエモ
ードと、例えばメモリアクセスの合間をぬって間欠的に
行われるＶＳ（仮想）リフレッシュモードとがある０周
知のように、擬似スタティック型ＲＡＭが活性状態とさ
れる合間をぬって行われるＶＳリフレフシェモードのリ
フレッシュ周期は、はぼ非活性状態とされるときに行わ
れるＰＳリフレッシュモードのリフレッシュ周期に比較
して短くなる。。

このため、第５１図及び第５２図に例示されるように、
ＶＳ及びＰＳリフレッシュモードのそれぞれにおいて異
なるリフレッシュ周期を設定できるようにすることで、
１個の共通半導体基板（ベースチップ）をもとに、両方
のりフレフシ゛エモードに適用しうる擬似スタティック
型ＲＡＭを提供できる。すなわち、第５１図では、ＰＳ
リフレ７シェモードのセルフリフレッシュサイクルを起
動するための反転タイミング信号φｓｒｆが、リフレッ
シュタイマーカウンタ回路ＳＲＣの最上位ビットのキャ
リー信号５ＣＡｊ÷２とリフレッシュタイマー回路ＴＭ
Ｒの出力信号すなわちタイミング信号φｃｌとを組み合
わせることによって形成される。そして、ＶＳリフレフ
シェモードのセルフリフレッシュサイクルを起動するた
めの反転タイミング信号φｓｒｆは、上記リフレッシュ
タイマーカウンタ回路ＳＲＣの次のビットのキャリー信
号５ＣＡｊ◆１と上記タイミング信号φｃｌを組み合わ
せることによって形成される。その結果、ＶＳリフレフ
シュモードにおける上記反転タイミング信号φｓｒｆの
周期は、第５２図に示されるように、ＰＳリフレンシェ
モードにおける反転タイミング信号φｓｒｆの部分の−
となる。

３、１．７　、基本的レイアウト 第４図には、この発明が通用された擬似スタティック型
ＲＡＭの半導体基板面における一実施例の配置図が示さ
れている。第４図をもとに、この実施例の擬似スタティ
ック型ＲＡＭの基本的レイアウトを説明する。なお、第
４図において、半導体基板は、紙面の都合方・ら、横向
きに図示されるため、以下の説明では、同図の左側を半
導体基板面の上側と称している。

前述のように、擬似スタティック型ＲＡＭは、それぞれ
が上辺及び下辺に分割される８個（実質的には１６個）
のメモリアレイＭＡＲＹＯＬ−ＭＡＲＹ３Ｌ及びＭＡＲ
ＹＯＲ−ＭＡＲＹ３Ｒを備え、これらのメモリアレイに
対応して設けられるＸアドレスデコーダＸＤＯＬ〜ＸＤ
３Ｌ及びＸＤＯＲ−ＸＤ３Ｒと、２個のメモリアレイに
対応して設けられかつそれぞれが上辺及び下辺に分割さ
れる４個のＹアドレスデコーダＹＤＯ〜ＶＤ３とをを備
える。

第４図において、半導体基板面の中央部には、Ｘアドレ
スデコーダＸＤＯＬ〜ＸＤ３Ｌ及びＸＤＯＲ−ＸＤ３Ｒ
が配置され、その上辺及び下辺には、対応するワード線
駆動回路ＷＤＯＬＵ−ＷＤ３ＬＵ　（ＷＤＯＬＤ−ＷＤ
３ＬＤ）ならびニｗＤＯＲＵ−ＷＤ３Ｒσ（ＷＤ　ＯＲ
Ｄ−ＷＤ　３　ＲＤ）がそれぞれ配置される。そして、
これらのＸ系選択回路をはさむように、対応するメモリ
アレイＭＡＲＹＯＬ〜ＭＡＲＹ３Ｌ及びＭＡＲＹＯＲ−
ＭＡＲＹ３Ｒが、対応するＹデコーダＹＤＯ〜ＹＤ３を
はさみかつそのワード線を上下方向に延長する形でいわ
ゆる縦型に配置される。また、図示されないが、Ｙアド
レスデコーダＹＤＯ〜ＹＤ３に近接して、対応するセン
スアンプ５ＡＯＬ−３Ａ３Ｌ及び５ＡＯＲ−ＳＡ３Ｒな
らびにカラムスイッチＣ３ＯＬ〜Ｃ５３Ｌ及びＣ３ＯＲ
ＮＣ５３Ｒがそれぞれ配置される。

メモリアレイＭＡＲＹＯＬ　ＮＭＡＲＹ３Ｌ及びＭＡＲ
ＹＯＲ−ＭＡＲＹ３Ｒの上部には、ブリＹアドレスデコ
ーダＰＹＤ及びＹアドレス冗長制御回路ＹＲＡＣ等が配
置される。また、これらのメモリアレイの下部には、メ
インアンプＭＡＬＬないしＭＡＲＲならびに書き込み回
路ＤＩＬＬないしＤＩＲＲ等が配置される。

半導体基板面の各側辺には、半導体基板面の各隅に近接
する位置ならびに左部及び右部側辺の中央部に近接する
位置を避けるように、ボンディングバンドが配置される
。′また、これらのパッドに近接して、Ｘアドレスバフ
ファＸＡＢ及びＹアドレスバッファＹＡＢならびにデー
タ入力バッファＤＩＲ及びデータ出力バンファＤＯＢの
対応する単位回路が配置される。

３．２．各部の具体的構成とレイアウトならびにその動
作及び特徴 第１２図ないし第３８図には、この発明が通用された擬
似スタティック型ＲＡＭの各部の一実施例の回路図が示
されている。また、第３９図ないし第４１図には、上記
擬似スタティック型ＲＡＭの一実施例の信号波形図が示
されている。第１２図及び第３８図の回路図に従って、
この実施例の擬似スタティック型ＲＡＭの各部の具体的
構成とレイアウトならびにその動作及び特徴について説
明する。第３９図ないし第４１図の信号波形図は、必要
に応じて参照されたい。

３、２．１　、メモリアレイ及び直接周辺回路この実施
例の擬似スタティック型ＲＡＭは、前述のように、それ
ぞれ対をなす合計１６個のメモリアレイＭＡＲＹＯＬ〜
ＭＡＲＹ３Ｌ及びＭＡＲＹＯＲ−ＭＡＲＹ３Ｒを備える
。対をなす２個のメモリアレイは、半導体基板面の中央
部に配置されるＸ系選択回路をはさんでそれぞれ対称的
に配置され、対応する４組のコモンＩ１０線と一対のコ
モンソース線が、これらのメモリアレイを串刺しするよ
うに貫通して配置される。

（１）メモリアレイ メモリアレイＭＡＲＹＯＬ−ＭＡＲＹ３Ｌ及びＭＡＲＹ
ＯＲ−ＭＡＲＹ３Ｒの上辺及び下辺アレイは、第３８図
に例示されるように、同図の垂直方向に平行して配置さ
れる２５６本のワード線ＷＯ〜Ｗ２５５ならびに図示さ
れない４本の冗長ワード線ＲＷＯ〜ＲＷ３を備え、水平
方向に平行して配置される１０２４組の相補データ線１
０〜−ｐ−１０２３ならびに図示されない３２組の冗長
相補データ線ＲＤＯ〜−ＲＤ３１を備える。これらのワ
ード線及び相補データ線の交点には、情報蓄積用キャパ
シタ及びアドレス選択用ＭＯＳＦＥＴからなるダイナミ
ック型メモリセルが、所定の規則性をもって結合される
。

各メモリアレイを構成するワード線は、その−方におい
て、対応するＸデコーダＸＤＯＬ−ＸＤ３Ｌ又はＸＤＯ
Ｒ−ＸＤ３Ｒに結合され、択一的に選択状態とされる。

また、その他方において、そのゲートに対応するワード
線りリア信号ＷＣＯＵ−ＷＣ３Ｕ等の反転信号を受ける
ＮチャンネルＭＯＳＦＥＴを介して、回路の接地電位に
結合される。これらのワード線クリア信号は、通常ロウ
レベルとされ、擬似スタティック型ＲＡＭが選択状態と
されるとき、３ビットの相補内部アドレス信号ＢＸ２及
びＢＸ３ならびにＢＸＩＯに従って選択的にハイレベル
とされる。これにより、各メモリアレイのワード線は通
常ロウレベルのクリア状態とされ、擬似スタティック型
ＲＡＭが選択状態とされるとき、少な（とも対応するワ
ード線が選択状態とされることを条件に、選択的にその
クリア状態から解放される。

一方、各メモリアレイを構成する相補データ線は、特に
制限されないが、第３８図に例示されるように、対応す
るセンスアンプ５ＡＯＬ−ＳＡ３Ｌないし５ＡＯＲ−３
Ａ３Ｒの対応する単位プリチャージ回路ｕｐｃｏ〜ＵＰ
Ｃ３等を介して、対応する単位増幅回路ＵＳＡＯ〜ＵＳ
Ａ３等に結合され、さらにカラムスイッチＣ３ＯＬ−Ｃ
Ｓ３ＬないしＣ５ＯＲ〜Ｃ３３Ｒの対応するスイッチＭ
Ｏ５ＦＥＴを介して、４組のコモンＩ１０線工０００Ｌ
〜上００３Ｌ又は土０００Ｒ〜上００３Ｒないし上０３
４Ｌ〜土０３７Ｌ又は上０３４Ｒ〜上０３７Ｒに４組ず
つ選択的に接続される。

（２）センスアンプ及び データ線プリチャージ回路 センスアンプ５ＡＯＬ−５Ａ３Ｌないし５ＡＯＲ−３Ａ
３Ｒは、特に制限されないが、第３８図のセンスアンプ
５ＡＯＬに代表して示されるように、対応するメモリア
レイの各相補データ線及び冗長相補データ線に対応して
設けられるそれぞれ１．０５６個の単位プリチャージ回
路ＵＰＣＯ〜ＵＰＣ３等ならびに単位増幅回路ＵＳＡＯ
〜ＵＳＡ３等を含む。

このうち、単位プリチ、ヤージ回路ＵＰＣＯ〜ＵＰＣ３
等は、特に制限されないが、対応する相補データ線の非
反転及び反転信号線間に直並列形態に設けられる３個の
ＮチャンネルＭＯ９ＦＥＴをそれぞれ含む、これらのＭ
ＯＳＦＥＴのゲートはすべて共通結合され、タイミング
発生回路ＴＧから反転タイミング信号ＰＣＯＵＬ等が共
通に供給される。ここで、反転タイミング信号ＰＣＯＵ
Ｌ等は、通常ハイレベルとされ、擬似スタティック型Ｒ
ＡＭが選択状態とされるとき、相補内部アドレス信号Ｂ
ＸＯ及びＢＸＩならびにＢＸＩＯに従って、選択的にロ
ウレベルとされる。

これにより、各単位プリチャージ回路を構成する３個の
ＭＯＳＦＥＴは、通常オン状態となり、対応する相補デ
ータ線の非反転及び反転信号線を短絡して、回路の電源
電圧の部分の−のレベルとされるハーフプリチャージレ
ベルＨＶＣとする。

擬似スタティック型ＲＡＭが選択状態とされ上記反転タ
イミング信号ＰＣＯＵＬ等がロウレベルとされると、上
記３個のＭＯＳＦＥＴはオフ状態となり、これによって
対応する相補データ線が選択的にその短絡状態を解かれ
る。

一方、各センスアンプの単位増幅回路は、特に制限され
ないが、第１８図に例示されるように、それぞれ２個の
ＣＭＯＳインバータ回路が交差接続されてなるラッチを
基本構成とする。各単位増幅回路を構成するＰチャンネ
ルＭＯ５ＦＥＴのソースは、共通ソース線ＳＰに共通結
合され、さらに並列形態とされる４個のＰチャンネル全
駆動ＭＯＳＦＥＴを介して、回路の電源電圧に結合され
る。これらの駆動ＭＯＳＦＥＴのゲートには、対応する
センスアンプ駆動回路５ＰＯＬ〜５Ｐ３Ｌ又は５ＰＯＲ
〜５Ｐ３Ｒから、対応する反転タイミング信号ＰＩＯＵ
Ｌ−Ｐ４０ＵＬ等がそれぞれ供給される。同様に、各単
位増幅回路を構成するＮチャンネルＭＯ５ＦＥＴのソー
スは、共通ソース線ＳＮに共通結合され、さらに並列形
態とされる２個のＮチャンネル型駆動ＭＯＳ　Ｆ　ＥＴ
を介し・て、回路の接地電位に結合される。これらの駆
動ＭＯＳＦＥＴのゲートには、対応するセンスアンプ駆
動回路５ＮＯＬ−３”Ｎ３Ｌ又はＳ、Ｎ０Ｒ−５Ｎ３Ｒ
から、対応するタイミング信号ＰＩＯＵＬ及びＰ２０Ｕ
Ｌ等がそれぞれ供給される。

各センスアンプは、特に制限されないが、さらに、上記
共通ソース線ｓｐ及びＳＮ間に直並列形態に設けられる
３個のＮチャンネルをそれぞれ含む、これらのＭＯＳ　
Ｆ　ＥＴのゲートは共通結合され、反転タイミング信号
ＰＣθ等が供給される。

この反転タイミング信号ＰＣθ等は、上記反転タイミン
グ信号ＰＣＯＵＬ等とほぼ同じタイミング条件で、ハイ
レベル又はロウレベルとされる。その結果、擬似スタテ
ィック型ＲＡＭが非選択状態とされるとき、共通ソース
線ＳＰ及びＳＮは短絡され、ハーフプリチャージレベル
ＨＶＣとされる。

また、擬似スタティック型ＲＡＭが選択状態とされると
、共通ソース線ＳＰ及びＳＮのプリチャージ動作が選択
的に停止される。

各センスアンプの単位増幅回路は、対応する上記反転タ
イミング信号ＰＩＯＵＬ−Ｐ４９ＵＬ等がロウレベルと
され、かつ対応する上記タイミング信号ＰＩＯＵＬ−Ｐ
２０ＵＬ等がハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、対応するメモリアレイの選択されたワード線に結合
されるメモリセルから対応する相補データ線を介して出
力される微小読み出し信号をそれぞれ増幅し、ハイレベ
ル又はロウレベルの２値読み出し信号とする。これらの
２値読み出し信号は、擬似スタティック型ＲＡＭが通常
のリードサイクルとされるとき、対応するコモンＩ１０
線を介してメインアンプに伝達され、また擬似スタティ
ック型ＲＡＭがいずれかのリフレッシュサイクルとされ
るとき、対応するメモリセルに再書き込みされる。

ところで、この実施例の′Ｉｌｉ偵スタテスタティＲＡ
Ｍでは、センスアンプのレイアウトに一つの工夫が凝ら
されている。すなわち、第４３図に例示されるように、
センスアンプの各単位増幅回路を構成する一対のＰチャ
ンネルＭＯＳＦＥＴＱＰ２３（第１８のＭＯＳＦＥＴ）
及びＱＰ２４（第１９のＭＯＳＦＥＴ）あるいはＮチャ
ンネルＭＯＳＦＥＴＱＮ２５　（第２０″″のＭＯＳＦ
ＥＴ）及びＱＮ２６　（第２１のＭＯＳＦＥＴ）は、そ
れぞれを構成するソースＳが共通の拡散層りによって形
成され、さらにこれらのソースＳ、ドレインＤ及びゲー
トＧが、対応する相補データ線に直角をなす方向に延長
して形成される。共通の拡散層りによって形成される各
対のＭＯＳＦＥＴのソースＳは、対応するコンタクトを
介して、その上層に例えばアルミニウム又はその合金を
用いて形成されるコモンソース線ＳＰ（第１のコモンソ
ース線）又はＳＮ（第２のコモンソース線）と結合され
るとともに、第４３図に示されるように、拡散層りがそ
のまま延長されることで、隣接する一対のＭＯＳＦＥＴ
の同様なソースＳと共通結合される。その結果、拡散層
りが延長されない従来の擬似スタティック型ＲＡＭ等に
比較して、例えばコンタクト不良等によって単位増幅回
路の特性が劣化する障害等の発生率が低下し、擬似スタ
ティック型ＲＡＭの歩留りが高められる。

センスアンプ駆動回路ＳＰ及びｓＭは、第２２図に示さ
れるように、タイミング発生回路ＴＧから供給されるタ
イミング信号Ｐ１〜Ｐ４及びＰｌａｘＰｌｃ又はＰＩＤ
−Ｐ２Ｄ及びＰ４Ｄａ−ＰＩＤｃならびに内部アドレス
信号ＡＸＯＵ及びＡＸＩＵ又はＡＸＯＵ及びＡＸＩＯな
らびにＡＸＩＯをもとに、上記反転タイミング信号ＰＩ
ＯＵＬ〜Ｐ４０ＵＬ等ならびにタイミング信号ＰＩＯＵ
Ｌ及びＰ２０ＵＬ等を選択的に形成する。

（３）カラムスイッチ及びコモン１１０線カラムスイツ
チＣ３ＯＬ−Ｃ５３ＬならびにＣＳ０Ｒ−Ｃ３３Ｒは、
対応するメモリアレイの各相補データ線に対応して設け
られる合計１０５６対のスイッチＭＯ５ＦＥＴを含む、
これらのスイッチＭＯＳＦＥＴの一方は、対応するセン
スアンプの単位回路を介して対応する相補データ線に結
合され、その他方は、対応する４組のコモン■１０線±
０００Ｌ〜工００３Ｌ及び±０００Ｒ〜土００３Ｒない
し±０３４Ｌ〜ユ０３７Ｌ及びユ０３４Ｒ〜ユ０３７Ｒ
に、順に交互に共通結合される。各スイッチＭＯＳＦＥ
Ｔのゲートは、４組ずつ順に共通結合され、対応するＹ
アドレスデコーダＹＤＯ−ＹＤ３から、対応するデータ
線選択信号ＹＳＯ等がそれぞれ供給される。

カラムスイッチＣ５ＯＬ〜Ｃ３３ＬならびにＣ３ＯＲ〜
Ｃ５３Ｒを構成する各４対のスイッチＭＯＳＦＥＴは、
対応する上記データ線選択信号ＹＳＯ等が択一的にハイ
レベルとされることで選択的にかつ同時にオン状態とさ
れる。その結果、対応するメモリアレイの指定される４
組の相補データ線が、対応する４組のコモンＩ１０線上
０００Ｌ〜土００３Ｌ又は上０００Ｒ〜上００３Ｒない
し上０３４Ｌ〜上０３７Ｌ又は土０３４Ｒ〜上０３７Ｒ
に選択的に接続される。

ところで、この擬似スタティック型ＲＡＭにおいて、上
記コモンＩ１０線上０００Ｌ〜土００３Ｌ及び１００Ｏ
Ｒ〜土００３Ｈないしｌ０３４Ｌ〜土０３７Ｌ及び±０
３４Ｒ〜土０３７Ｒは、前述のように、半導体基板面の
上辺及び下辺に配置される一対のメモリアレイをそれぞ
れ串刺しするように貫通して配置される。このとき、各
コモンＩ１０線の非反転及び反転信号線は、第５９図に
示されるように、上辺及び下辺アレイの中間で交差して
配置される。したがって、擬似スタティック型ＲＡＭの
製造工程において、例えば対応するカラムスイッチのス
イッチＭＯ５ＦＥＴのゲートＧとなるポリシリコン層を
形成するためのフォトマスクが、そのソース及びドレイ
ンとなる拡散層りに対して位置ずれを生じた場合でも、
コモンＩ１０線の非反転信号線ＩＯ及び反転信号線１ｏ
に結合される寄生容量の変化は、上辺及び下辺アレイで
相殺される。その結果、各コモン！７０線におけるレベ
ル差が解消され、擬似スタティック型ＲＡＭの読み出し
動作が安定化される。

さらに、これらのコモンＩ１０線ｌ０００Ｌ〜土００３
Ｌ及び土０００Ｒ〜上００ＳＲないし±０３４Ｌ〜土０
３７Ｌ及び土０３４Ｒ〜上０３７Ｒは、第３８図に図示
されないが、擬似スタティック型ＲＡＭが非選択状態と
されるとき、対応する上辺及び下辺アレイの中間ならび
にそれぞれの外側の３個所において、その非反転及び反
転信号線が短絡されかつハーフプリチャージレベルＨＶ
Ｃとされるいわゆるイコライズ処理を受ける。そして、
擬似スタティック型ＲＡＭが選択状態とされ、対応する
メモリアレイが選択状態とされることで、そのイコライ
ズ処理が選択的に停止される。

その結果、コモン！１０線のイコライズ処理が、確実に
かつ高速に行われるため、相応してコモンＩ１０線の信
号伝達遅延時間が縮小され、擬似スタティック型ＲＡＭ
の高速化が図られる。

３．２．２．Ｘ系選択回路 （１）Ｘアドレスバッファ ＸアドレスバッファＸＡＢは、第１８図に示されるよう
に、アドレス入力端子ＡＯ〜Ａｌｅに対応して設けられ
る１１個の単位回路を備える。これらの単位回路は、タ
イミング発生回路ＴＧから供給される反転タイミング信
号φｒｅｆに従って、対応する上記アドレス入力端子を
介して供給されるＸアドレス信号ＸＯ〜ＸＩＯ又は対応
するリフレッシュアドレス信号ＡＲＯ〜ＡＲＩＯを選択
的に伝達するマルチプレクサと、このマルチプレクサを
介して伝達されるアドレス信号を、タイミング信号φｘ
ｉｓに従って取り込み、保持するラッチ回路とをそれぞ
れ含む、各ラッチ回路の出力信号は、さらに゛上記タイ
ミング信号φｘｉｓに従ってゲート制御された後、対応
する相補内部アドレス信号且ＸＯ〜旦ＸＩＯとされる。

（２）リフレッシュカウンタ リフレッシュカウンタＲＦＣは、第１９図に示されるよ
うに、上記リフレッシュアドレス信号ＡＲＯ〜ＡＲＩＯ
に対応して設けられる１１個のカウンタ単位回路ＣＮＴ
Ｒを備える。これらのカウンタ単位回路は、第１９図に
例示されるように、リング状に直列結合されるマスター
ラッチ及びスレーブラッチをそれぞれ含む、そして、そ
のキャリー入力端子とキャリー出力端子が順次結合され
ることで、実質的に直列結合され、１個のパイナリイカ
ウンタを構成して、反転カウントパルスＣＵＰに従った
歩進動作を行う。

ここで、上記反転カウントパルスＣＵＰは、擬似スタテ
ィック型ＲＡＭがオートリフレッシュ又はセルフリフレ
ッシュサ゛イクルとされることで上記反転タイミング信
号φｒｅｆがロウレベルとされ、かつ擬似スタティック
型ＲＡＭが選択状態とされることで反転タイミング信号
ＣＥ２がロウレベルとされてからタイミング信号Ｐ１が
ハイレベルとされるまでの間、−時的にロウレベルとさ
れる。その結果、リフレンジエアドレス信号ＡＲＯ〜Ａ
ＲＩＧは、擬似スタティック型ＲＡＭが選択状態とされ
る当初において、ＸアドレスバフファＸＡＢの対応する
単位回路に取り込まれた後、次の歩道状態に更新される
。

（３）Ｘプリデコーダ ＸプリデコーダＰＸＤは、第１８図に示されるように、
それぞれ２ビツトの相補内部アドレス信号ＢＸ４及びＢ
Ｉ５．ＢＩ６及びＢＩ３ならびにＢＩ８及びＢＩ９を所
定の組み合わせで受ける合計１２個のデコーダ単位回路
を備える。これらのデコーダ単位回路の出力信号は、プ
リデコード信号ＡＸ４５０〜ＡＸ４５３．ＡＸ６７０〜
ＡＸ６７３ならびにＡＸ８９０〜ＡＸ８９３として、各
Ｘデコーダに供給される。

特に制限されないが、第１８図のＸプリデコーダＰＸＤ
には、アレイ選択用の相補内部アドレス信号旦ＸＯ２旦
Ｘｌ及びＢＸＩＯをもとに、各種のアレイ選択信号を形
成するいくつかのデコーダ単位回路が含まれる。このう
ち、反転アレイ選択信号ＸＤＳＯＬ及びｘ毛］「酊Ｉな
いしＸＤＳ　３　Ｌ及びＸＤＳ３Ｒは、Ｘデコーダ単位
回路及びＸＤＯＲないしＸＤ３Ｌ及びＸＤ３Ｒを選択的
に動作状態とするために供され、アレイ選択信号ＡＸＤ
ＯＬ、ＡＸＤＩＬ及びＡＸＤＯＲ，ＡＸＤＩＲは、アレ
イ選択回路に供給され、例えばコモンＩ１０線の切り換
え処理に供される。

（４）アレイ選択回路 アレイ選択回路ＡＳＬは、第２８図に示されるように、
ＸプリデコーダＰＸＤから供給される上記アレイ選択信
号ＡＸＤＯＬ、ＡＸＤＩＬ及びＡＸＤＯＲ，ＡＸＤＩＲ
と、タイミング信号ＣＥ３Ｄをもとに、コモンＩ１０線
イコライズ用の反転選択タイミング信号１０ＳＯＬ及び
ＩＯ３２Ｌ又はｌ０５ＯＲ及び１０シ２Ｒあるいはｌ０
３ＩＬ及びＩＯ３３Ｌ又はＩ　Ｏ５Ｉ　Ｒ及びｌ０５３
Ｒを選択的に形成する。また、上記アレイ選択信号及び
タイミング信号ＣＥ３Ｄと書き込み系動作サイクルにお
いて選択的にハイレベルとされるタイミング信号φｗｅ
をもとに、コモンＩ１０線及びメインアンプを選択的に
接続するための反転アレイ選択信号ＭＡＴＯＬ及びＭＡ
Ｔ２Ｌ又番ｆ富フこ〒１−■及びＭＡＴ２ＲあるいはＭ
ＡＴＩＬ及びＭＡＴ３Ｌ又はＭＡＴＩＲ及びＭＡＴ３Ｒ
を選択的に形成する。アレイ選択回路ＡＳＬは、さらに
、メインアンプが動作状態とされる直前において一時的
にハイレベルとされるタイミング信号φｉｏｕの論理条
件を加えることで、コモンＩ１０線をブリセントするた
めのタイミング信号１０ＵＯＬ及び１０Ｕ２Ｌ又はｌ０
ＵＯＲ及びｌ０Ｕ２Ｒあるいはｌ０ＵＩＬ及びｆＯＵ３
Ｌ又はｌ０ＵＩＲ及び１０Ｕ３Ｒを選択的に形成する。

（５）Ｘ系冗長回路 擬似スタティック型ＲＡＭは、前述のように、メモリア
レイの冗長ワード線ＲＷＬＯ〜ＲＷＬ　３に対応して設
けられる４個のＸ系冗長回路ＸＲＯ〜ＸＲ３を備える。

これらのＸ系冗長回路は、第２０図に示されるように、
半導体基板面の上辺に配置されるＸ系冗長回路ＸＲＵと
下辺に配置されるＸ系冗長回路ＸＲＤならびに冗長イネ
ーブル回路ＸＲＥとをそれぞれ含む。

このうち、冗長イネーブル回路ＸＲＥは、前述のように
、その出力信号が排他的論理和結合される２個のヒユー
ズ論理ゲート回路を含む、これらの冗長イネーブル回路
の出力信号ＸＲＥＯ〜ＸＲＥ３は、反転タイミング信号
ＣＥＩがロウレベルとされ又はタイミング信号ＸＤＰが
ハイレベルとされるとき、いずれか一方のヒユーズ論理
ゲート回路に含まれるヒユーズ手段だけが切断されるこ
とを条件に、選択的にハイレベルとされる。その結果、
これらの出力信号ＸＲＥＯ〜ＸＲＥ３は、対応するＸ系
冗長回路に不良アドレスが書き込まれ、対応する冗長ワ
ード線が使用状態にあることを示すものとされる。

一方、Ｘ系冗長回路父ＲＵ及びＸＲＤは、対応する冗長
ワード線に割り当てられる不良アドレスの対応するビッ
トが論理“０”又は論理“１”とされることで選択的に
切断される一対のヒユーズ手段をそれぞれ含む４個の冗
長アドレス比較回路を有する。これらの冗長アドレス比
較回路は、対応する上記冗長イネーブル回路ＸＲＥの出
力信号ＸＲＥＯ−ＸＲＥ３がハイレベルとされるとき、
選択的に動作状態とされる。このとき、各冗長イネーブ
ル回路は、対応する相補内部アドレス信号ＢＸ２．ＢＸ
３及びＢＸ８．ＢＸ９あるいはＢＸ４ないしＢＸ７を、
対応するヒユーズ手段が切断されないことを条件に選択
的に伝達することで、一種のアドレス比較回路として機
能する。これらの冗長アドレス比較回路の出力信号は、
前述のように、対応する一致検出ノードと回路の接地電
位との間に直列形態に設けられるカスケードＭＯ５ＦＥ
Ｔのゲートに供給される。

Ｘ系冗長回路の一対の一致検出ノードは、さらに対応す
るノアゲート回路の入力端子に結合される。このノアゲ
ート回路の出力信号は、反転された後、対応する上記反
転冗長ワード線選択信号ＹＲＯ〜ＸＲ３とされる。

反転冗長ワード線選択信号ＸＲＯ〜ＸＲ３は、前述のよ
うに、冗長ワード線選択駆動信号発生回路ＰＲＷＤに供
給されるとともに、４入力ナンドゲート回路の対応する
入力端子に供給され、内部制御信号ＸＲを形成するため
に供される。この内部制御信号ＸＲは、いずれかの冗長
ワード線選択信号ＸＲＯ〜ＸＲ３がロウレベルとされる
とき、言い換えるといずれかの冗長ワード線が選択状態
とされるとき、選択的にハイレベルとされ、例えばワー
ド線選択駆動信号発生回路ＰＷＤにおけるワード線選択
駆動信号Ｘ０Ｏ−Ｘｌｌの形成を選択的に停止するため
に供される。

一方、各Ｘ系冗長回路の冗長イネーブル回路ＸＲＥの出
力信号ＸＲＥＯ〜ＸＲＥ３は、特に制附されないが、４
入力のノアゲート回路の対応する入力端子にも供給され
、内部制御信号Ｓ　Ｉ　ＧＸを形成するために供される
。この内部制御信号５１ＧＸは、第３５図に示きれるよ
うに、反転内部制御信号φｅｈ４がロウレベルとされる
ことを条件に、言い換えるとアドレス入力端子Ａ４に所
定の高電圧が供給されていることを条件に、いずれかの
冗長ワード線が使用状態にあることを示すいわゆるシグ
ネイチュア信号として、アドレス入力端子Ａ５から出力
される。

Ｘ系冗長回路ＸＲＯ〜ＸＲ３は、さらに、反転内部制御
信号ＦＣＫがロウレベルとされるとき、各冗長アドレス
比較回路に設けられるヒユーズ手段の半断線等を試験す
るためのいわゆるヒユーズチエツク機能を持つ。

（６）ワード線駆動信号発生回路 ワード線駆動信号発生回路φＸＧは、第２１図に示され
るように、ブーストレベルの駆動信号を形成するための
ブースト容量ＣＢを含む。このブースト容量ＣＢは、擬
似スタティック型ＲＡＭが鼻選択状態とされるとき、そ
の右側の電極が回路の電源電圧のようなハイレベルとな
り、かつ左（ＩＩＩの電極が回路の接地電位のようなロ
ウレベルとなるようにプリチャージされる。そして、擬
似スタティック型ＲＡＭが選択状態とされるとき、反転
タイミング信号ＣＥ２及びＣ２０がともにロウレベルと
されるタイミングで、その左側の電極がハイレベルとさ
れる。その結果、右側の電極が回路の電源電圧より高い
ブーストレベルに押し上げられ、これによって上記ブー
ストレベルのワード線駆動信号φＸが選択的に形成され
る。

ワード線駆動信号φＸは、ワード線選択駆動信号発生回
路ＰＷＤ及び冗長ワード線選択駆動信号発生回路ＰＲＷ
Ｄに供給され、さらにワード線選択駆動信号Ｘ００ない
しＸｌｌあるいは冗長ワード線選択駆動信号ＸＲＯ〜Ｘ
Ｒ３として、選択的に伝達される。

ところで、この実施例の擬似スタティック！ＲＡＭのメ
モリアクセスで同時に動作状態とされるメモリアレイの
数は、前述のように、通常の動作モードにおいて２個と
され、セルフリフレッシュモードにおいて８個とされる
。したがって、これらの動作モードにおいてワード線の
同時選択数が異なり、上記ワード線駆動信号φＸに対す
る負荷容量の大きさが異なって、結果的にそのブースト
レベルが変動する。このため、この擬似スタティック型
ＲＡＭでは、ワード線駆動信号発生回路φＸＧの出力端
子と回路の接地電位との間に、擬似スタティック型ＲＡ
Ｍがセルフリフレッシュモードで選択状態とされ反転タ
イミング信号φｓｒがロウレベルとされるとき、選択的
に結合されるレベル補正用キャパシタＣＷが設けられる
。このキャパシタＣＷは、通常の動作モード及びセルフ
リフレッシュモードにおけるワード線の同時選択数の差
、すなわち６本のワード線分の負荷容量に相当する静電
容量を持つように設計される。

（７）ワード線選択駆動信号発生回路及び冗長ワード線
選択駆動信号発生回路 ワード線選択駆動信号発生回路ＰＷＤは、第２１図に示
されるように、タイミング信号ＸＤＰならびに上辺又は
下辺アレイの群内ワード線選択を行う３ビツトの相補内
部アドレス信号ＢＸ２．ＢＸ３及びＢＸＩＯに従って、
上記ワード線駆動信号φＸを選択的に伝達することで、
ブーストレベルのワード線選択駆動信号Ｘ０ＯＵ、Ｘ０
ＩＵ。

Ｘ１０Ｕ又はＸ１１ＵあルイはＸ０ＯＤ、Ｘ０ＩＤ、Ｘ
ｌ０Ｄ又はＸＩ　ＩＤを択一的に形成する。

ワード線選択駆動信号発生回路ＰＷＤには、前述のよう
に、Ｘ系冗長回路から、メモリアクセスに際して供給さ
れるアドレスといずれかの冗長ワード線に割り当てられ
た不良アドレスとが一致したとき選択的にハイレベルと
される内部制御信号ＸＲが供給され名、この内部制御信
号ＸＲがハイレベルとされるとき、ワード線選択駆動信
号発生回路ＰＷＤの動作は実質的に停止され、上記ワー
ド線選択駆動信号は形成されない。

一方、冗長ワード線選択駆動信号発生回路ＰＲＤＷは、
タイミング信号ＸＤＰと対応する反転冗長ワード線選択
信号ＸＲＯ〜又１ゴに従って、上記ワード線駆動信号φ
Ｘを選択的に伝達することで、ブーストレベルの冗長ワ
ード線選択駆動信号ＸＲＯ〜ＸＲ３を選択的に形成する
。前述のように、メモリアクセスに際して供給されるア
ドレスといずれかの冗長ワード線に割り当てられた不良
アドレスとが一致して上記反転冗長ワード線選択信号Ｘ
ＲＯ−ＸＲ３のいずれかがロウレベルとされるとき、言
い換えるとこの冗長ワード線選択駆動信号発生回路ＰＲ
ＷＤが実質的に動作状態とされるとき、ワード線速・択
駆動信号発生回路ＰＷＤの動作は実質的に停止される。

（８）Ｘデコーダ ＸデコーダＸＤＯＬ及びＸＤＯＲないしＸＤ３Ｌ及びＸ
Ｄ３Ｒは、対応するメモリアクセスの各ワード線群に対
応して設けられる６４個の単位回路と、４本の冗長ワー
ド線に対応して設けられるもう一つの単位回路とをそれ
ぞれ備える。これらの単位回路は、第３６図に例示され
るように、各ワード線群を構成する４本のワード線に対
応して設けられる４個のワード線駆動ＭＯ５ＦＥＴをそ
れぞれ含む、ワード線駆動ＭＯＳＦＥＴのソースは、対
応するワード線に結合され、そのドレインには、対応す
る上記ワード線選択駆動信号Ｘ００ないしＸｌｌ又は冗
長ワード線選択駆動信号ＸＲＯ〜ＸＲ３が供給される。

ワード線駆動ＭＯＳＦＥＴのゲートは、対応するカント
ＭＯＳＦＥＴを介して、内部ノードＮ１２すなわちイン
バータ回路Ｎ９の出力端子に共通結合される。

インバータ回路Ｎ９の入力端子は、そのゲートにプリデ
コード信号ＡＸ４５０〜ＡＸ４５３．ＡＸ６７０〜ＡＸ
６７３ならびにＡＸ８９０〜ＡＸ８９３を所定の組み合
わせで受けいわゆるデコーダトリーを構成する３ｆ囚の
直列ＭＯ５ＦＥＴを介して、インバータ回路ＮＩＯの出
力端子に結合される。このインバータ回路ＮＩＯの入力
端子には、上記ＸプリデコーダＰＸＤから、対応する反
転アレイ選択信号線ＸＤＳＯＬ及びＸＤＳＯＲないしＸ
ＤＳ３Ｌ及びＸＤＳ３Ｒが供給される。これにより、上
記内部ノードＮ１２は、対応する反転アレイ選択信号Ｘ
ＤＳＯＬ等がロウレベルとされ、かつ上記プリデコード
信号が対応する組み合わせで一斉にハイレベルとされる
とき、選択的にハイレベルとされる。その結果、択一的
にブーストレベルとされるワード線選択駆動信号Ｘｏｏ
ないしＸｌｌが、対応するワコド線群内の指定される１
本のワード線に伝達され、このワード線が択一的に選択
状態とされる。

なお、第３６図には図示されないが、いずれかの冗長ワ
ード線に割り当てられた不良アドレスが指定される場合
、冗長ワード線選択駆動信号ＸＲＯ〜ＸＲ３のブースト
レベルが、上記プリデコード信号に関係なく、対応する
冗長ワード線ＷＲＯ〜ＷＲ３に伝達される。

３．２．３．Ｙ系選択回路 （１）Ｙアドレスバッファ ＹアドレスバッファＸＡＢは、第２３図に示されるよう
に、アドレス入力端子ＡＩｌ〜Ａ１８に対応して設けら
れる８個の単位回路を備える。これらの単位回路は、対
応する上記アドレス入力端子を介して伝達されるＹアド
レス信号Ｙｌｌ〜Ｙ１８を、反転タイミング信号ＣＥＯ
及びφｙｅｓに従って取り込み、保持するラッチ回路を
それぞれ含む。各ラッチ回路の出力信号は、反転タイミ
ング信号φｙｅに従ってゲート制御された後、相補内部
アドレス信号ＡＹＩＩ〜４Ｙ１８として、Ｙプリデコー
ダＰＹＤに供給される。

（２）Ｙプリデコーダ ＹプリデコーダＰＹＤは、第２３図ないし第２５図に示
されるように、それぞれ２ビツトの相補内部アドレス信
号人Ｙｌｌ及びＡＹ１２．ＡＹＩ３及びＡＹ１４．ＡＹ
１５及び人Ｙ１６あるいはＡＹ１７及び人Ｙ１Ｂの非反
転及び反転信号を所定の組み合わせで受ける合計１６個
のデコーダ単位回路を備える。これらのデコーダ単位回
路の出力信号は、プリデコード信号ＡＹ１２０〜ＡＹＩ
２３、ＡＶ３４０〜ＡＹ３４３．ＡＶ５６０〜ＡＹ５６
３あるいはＡＹ７８０〜ＡＹ７８３として、各Ｙデコー
ダに供給される。

ところで、上記プリデコード信号ＡＹ１２０〜ＡＹ１２
３．ＡＹ３４０〜ＡＹ３４３．ＡＹ５６０〜ＡＹ５６３
ならびにＡＶ７８０〜ＡＹ７８３を伝達する１６本の信
号線は、対をなす２個のメモリアレイの間に配置される
ＹデコーダＹＤＯ〜ＹＤ３にそった比較的せまい所を、
比較的長い距離にわたって配置される。これらの領域に
は、さらにＹ系冗長回路ＹＲＡＣから出力される冗長ワ
ード線選択信号ＹＲＯ〜ＹＲ７を各Ｙデコーダに伝達す
る８本の信号線を配置する必要があるが、実際にはその
レイアウト余裕はない。

このため、この実施例の擬似スタティック型ＲＡＭでは
、第２４図及び第２５図に示されるように、プリデコー
ド信号ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０−Ａ
Ｙ７８３を伝達する８本の信号線を、上記冗長データ線
選択信号用の信号線として共有している。すなわち、こ
れらのプリデコード信号に対応する８個のデコーダ単位
回路は、反転タイミング信号φｙｒをゲート制御信号と
するマルチプレクサをそれぞれ備える。ここで、反転タ
イミング信号φｙｒは、後述するように、メモリアクセ
スに際して供給されるＹア・ドレス信号Ｙｌｌ〜Ｙ１８
と８組の冗長データ線群のいずれかに割り当てられた不
良アドレスとが一致したとき、選択的にロウレベルとさ
れる。このとき、各デコーダ単位回路のマルチプレクサ
は、対応する上記冗長データ線選択信号ＹＲＯ〜ＹＲ７
を選択し、各Ｙデコーダに伝達する。一方、これらのア
ドレスが一致せず、上記反転タイミング信号φｙ７がハ
イレベルとされるとき、各デコーダ単位回路のマルチプ
レクサは、対応するプリデコード信号ＡＹ５６０〜ＡＹ
５６３ならびにＡＹ７８０〜ＡＹ７８３を選択し、Ｙデ
コーダに伝達する。これにより、ゲート制御用のタイミ
ング信号φｙ「を各Ｙデコーダに伝達する１本の信号線
を追加するだけで、等価的に８本の信号線を実現し、擬
似スタティック型ＲＡＭのチップ面積を縮小することが
できる。

一方、上記プリデコード信号ＡＹ１２０−ＡＹ１２３、
ＡＹ３４Ｑ−ＡＹ３４３．ＡＹ５６０〜ＡＹＳ６３なら
びにＡＹ７８０〜ＡＹ７８３は、第２３図ないし第２５
図に本記号で示される選択信号すなわちＡＸＩＵ又はＡ
ＸＩＵＹによってゲート制御された後、ドライバとして
作用する３段のインバータ回路を介して、対応するＹデ
コーダに伝達される。この実施例において、上記ゲート
制御を行うナントゲート回路ならびに３段のインバータ
回路は、第４６図に示されるように、対応するＹデコー
ダにそれぞれ近接して配置される。

その結果、上記プリデコード信号に関する信号伝達回路
の遅延時間が短縮される。

（３）Ｙ系冗長回路 擬似スタティック型ＲＡＭは、前述のように、メモリア
レイごとに３２組の冗長相補データ線１ＤＯ−ＲＤ３１
を備え、これらの冗長相補データ線の４組すなわち各冗
長データ線群ごとに対応して設けられる８個のＹ系冗長
回路ＹＲｋＣＯ〜ＹＲＡＣ７を備える。これらのＸ系冗
長回路は、第２６図に例示されるように、１　（ｍｌの
冗長イネーブル回路ＹＲＥと、相補内部アドレス信号Ａ
ＹＩＩ〜へＸ１Ｂの各ビットに対応して設けられる８個
の冗長アドレス比較回路とを含む、これらの冗長イネー
ブル回路及び冗長アドレス比較回路は、前述のＸ系冗長
回路と同様に機能し、その出力信号すなわち冗長データ
線選択信号ＹＲＯ〜ＹＲ７を選択的にハイレベルとする
。

すなわち、各Ｙ系冗長回路の冗長イネーブル回路ＹＲＥ
は、対応するＹ系冗長回路が有効とされるとき、言い換
えると対応する冗長デ°−タ線群に不良アドレスが割り
当てられるとき選択的に切断されるヒユーズ手段を合み
、このヒユーズ手段カ切断されることで、その出力信号
ＹＲＥＯ−ＹＲＥ７をハイレベルとする。一方、各Ｙ系
冗長回路の８個の冗長アドレス比較回路は、対応する冗
長データ線群に割り当てられる不良アドレスの対応する
ビットが論理“０”又は論理＠１″とされることで選択
的に切断される２層のヒユーズ手段を合み、これらのヒ
ユーズ手段が切断されることで不良アドレスの対応する
ビットを記憶する。そして、対応する冗長イネーブル回
路の出力信号ＹＲＥＯ〜ＹＲＥ７がハイレベルであるこ
とを条件に選択的に動作状態とされ、上記不良アドレス
とメモリアクセスに際して供給されるＹアドレス信号Ｙ
ｌｌ〜Ｙ１８すなわち相補内部アドレス信号へＹｌｌ−
ＡＹ１８の対応するビットを比較照合する。その結果、
両ビットが一致するきき、その出力信号を選択的にハイ
レベルとする。

上記冗長アドレス比較回路の出方信号は、所定の検出ノ
ードと回路の接地電位との間に直列形態に設けられる８
個のカスケードＭＯ９ＦＥＴのゲートにそれぞれ供給さ
れる。そして、８個の冗長アドレス比較回路の出力信号
がすべてハイレベルであることを条件に、言い換えると
各Ｙ系冗長回路に保持される不良アドレスとメモリアク
セスに際して供給されるＹアドレス信号Ｙｌｌ〜Ｙ１８
が全ビット一致することを条件に、上記検出ノードが選
択的にロウレベルとされる。検出ノードのレベルは、イ
ンバータ回路を経て、上記冗長データ線選択信号ＹＲＯ
−ＹＲ７ならびに反転冗長データ線選択信号ＹＲＯ−Ｙ
Ｒ７とされる。

つまり、Ｙ系冗長回路ＹＲＡＣＯ−ＹＲＡＣ７は、対応
する冗長データ線群に割り当てられる不良アドレスを保
持する不良アドレスＲＯＭとして作用するとともに、こ
れらの不良アドレスとメモリアクセスに際して供給され
るＹアドレス信号Ｙ１１〜Ｙ１８すなわち相補内部アド
レス信号ＡＹ１１−ＡＹ１８をビットごとに比較照合す
る冗長アドレス比較回路として作用する。そして、対応
する不良アドレスと相補内部アドレス信号人Ｙ１１−Ａ
Ｙ１８が全ビット一致することを条件に、その出力信号
すなわち冗長データ線選択信号ＹＲＯ〜ＹＲ７を選択的
にハイレベルとし、反転冗長データ線選択信号ＹＲＯ−
ＹＲ７を選択的にロウレベルとする。

冗長データ線選択信号ＹＲＯ−ＹＲ７は、前述のように
、Ｙプリデコード信号Ｄを介して各Ｙデコーダに供給さ
れる。また、反転冗長データ線選択信号ＹＲＯ〜ＹＲ７
は、実質８入力の負論理和回路の対応する入力端子に供
給され、反転タイミング信号φｙｒを形成するために供
される。言うまでもなく、反転タイミング信号φｙｒは
、いずれかの冗長データ線選択信号ＹＲＯ−ＹＲ７がロ
ウレベルとされるとき、言い換えるといずれかの冗長デ
ータ線群が選択状態とされるとき、選択的にロウレベル
とされる０反転タイミング信号７）ｒは、さらにタイミ
ング信号φｙａｄによってゲ−ト制御された後、タイミ
ング信号φｙｒとされる。非反転及び反転タイミング信
号φｙｒは、前述のように、Ｙプリデコード信号Ｄのマ
ルチプレクサ制御信号として供されるとともに、Ｙデコ
ーダＹＤにおける相補データ線又は冗長相補データ線選
択動作の切り換え制御信号とされる。

一方、各Ｙ系冗長回路の冗長イネーブル回路ＹＲＥの出
力信号ＹＲＥＯ−ＹＲＥ７は、特に制限されないが、実
質８入力の論理和回路の対応する入力端子にも供給され
、内部制御信号５ＩＧＹを形成するために供される。言
うまでもなく、内部制御信号５ＩＧＹは、いずれかの冗
長イネーブル回路ＹＲＥの出力信号ＹＲＥＯ〜ＹＲＥ７
がハイレベルとされるとき、言い換えるといずれかの冗
長データ線群に不良アドレスが割り当てられるとき、選
択的にハイレベルとされる。上記内部制御信号５ＩＧＹ
は、前述の内部制御信号５ＩＧＸと同様に、アドレス入
力端子Ａ４に所定の高電圧が供給されるとき、いわゆる
シグネイチェア信号としてアドレス入力端子Ａ５から出
力される。

Ｙ系冗長回路ＹＲＡＣＯ〜ＹＲＡＣは、さらに、反転内
部制御信号ＦＣＫがロウレベルとされるとき、各冗長ア
ドレス比較回路に設けられるヒユーズ手段の半断線等を
試験するためのいわゆるヒユーズチエツク機能を持つ。

（４）Ｙデコーダ ＹデコーダＹＤＯ〜ＹＤ３は、対応する左右−対のメモ
リアレイの４組の相補データ線に対応して設けられる２
５６個の単位回路と、４組の冗長相補データ線すなわち
冗長データ線群に対応して設けられる８個の単位回路と
をそれぞれ備える。

このうち、４組の相補データ線に対応して設けられる単
位回路は、第３７図に例示されるように、検出ノードと
回路の電源電圧あるいは対応する反転Ｙデコーダ制御信
号ＹＤＳｉＵ又はＹＤＳＩＤすなわちＹＤＳＯＵ〜ＹＤ
Ｓ３Ｕ又はＹＤＳＯＤ〜ＹＤＳ３Ｄとの間に並列又は直
列形態に設けられる複数のＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴをそれぞれ含む、これらのＭＯＳＦＥＴ
は、そのゲートにプリデコード信号ＡＹ１２０〜ＡＹ１
２３、ＡＶ３４０〜Ａ″″Ｙ３４３．ＡＹ５６０〜ＡＹ
Ｓ６３ならびにＡＹ７８０〜ＡＶ７８３が対応する組み
合わせで供給されることで、１個のナントゲート回路を
構成する。したがって、各単位回路の検出ノードは、対
応する反転Ｙデコーダ制御信号がロウレベルとされ、か
つ対応する上記プリデコード信号がすべてハイレベルと
されることを条件に、選択的にロウレベルとされる。そ
の結果、対応するデータ線選択信号ＹＳＯ−ＹＳ２５５
が択一的にハイレベルとされ、対応する４組の相補デー
タ線が選択状態とされる。なお、上記プリデコード信号
線ＡＶ５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＶ７
８３を冗長データ線選択信号ＹＲＯ〜ＹＲ７が伝達され
るとき、プリデコード信号ＡＹ３４０−ＡＹ３４３はす
べてロウレベルとされる。このため、通常の相補データ
線を選択するためのデータ線選択信号はすべてロウレベ
ルとされる。

一方、各冗長データ線群に対応して設けられる４個の単
位回路は、特に制限されなＣ１が、第３７図に例示され
るように、タイミング信号φｙｒと対応するプリデコー
ド信号ＡＶ５６　Ｇ−ＡＹ５６３又はＡＹ７８０〜ＡＶ
７８３すなわち冗長データ線速択信ｑＹＲＯ〜ＹＲ７を
受ける２入力ナンドゲート回路をそれぞれ含む、これら
のナントゲート回路の出力信号は、対応する上記反転Ｙ
デコーダ制御信号がロウレベルとされ、かつタイミング
信号φｙｒならびに対応する冗長データ線選択信号ＹＲ
Ｏ〜ＹＲ７がハイレベルとされるとき、選択的にロウレ
ベルとされる。その結果、対応する冗長データ線選択信
号ＲＹＳＯ〜ＲＹＳ７が択一的にハイレベルとされ、対
応する４組の冗長相補データ線が選択状態とされる。

３、２．４　、データ入出力回路 〈１）データ入力バッファ データ入カバソファＤＩＢは、データ入出力端子！００
〜１０７に対応して設けられる８個の単位回路を備える
。これらの単位回路の入力端子は、第３図に示されるよ
うに、対応するデータ入出力端子に００〜ＩＯ７に結合
されろ、一方、データ端子１００−１０７に皆合される
。一方、データ入力バッフ７ＤＩＢのデータ入出力端子
Ｉ００〜１０３に対応する第１ないし第４の単位回路の
出力端子は、隣接する書き込み回路ＤＩＬＬ及びＤＩＲ
Ｌの対応する単位回路にそれぞれ共通結合され、データ
入出力端子７０４〜１０７に対応する第５ないし第８の
単位回路の出力端子は、ＤＩＬＲ及びＤＩＲＲの対応す
る単位回路の入力端子にそれぞれ共通結合される。

データ入力バッファＤＩＢの各単位回路は、第２９図に
例示されるように、擬似スタティック型ＲＡＭが書き込
み系の動作サイクルとされるとき所定のタイミングでロ
ウレベルとされる反転タイミング信号φｄｉｅに従って
、対応するデータ入出力端子！００〜１０７を介して供
給される書き込みデータを取り込み、これを対応する書
き込み回路ＤＩＬＬ及びＤＩＲＬあるいはＤＩＬＲ及び
ＤＩＲＲの対応する単位回路に伝達する。

（２）書き込み回路及び書き込み選択回路書き込み回路
ＤＩＬＬは、第２９図に例示されるように、二つのメモ
リアレイＭＡＲＹＯＬ及びＭＡＲＹＯＲの各コモンＩ１
０線□に対応して共通に設けられる４個の単位回路をそ
れぞれ備える。

これらの単位回路は、データ入力バッファＤＩＢの第１
ないし第４の単位回路から伝達される書き込み信号をも
とに、相補書き込み信号−ＤＩｉｊＡすなわち旦１００
Ａ〜旦ｊ０３Ａをそれぞれ形成する。これらの相補書き
込み信号は、第３０図に示されるように、対応する書き
込み選択信号ＷＳＯＬ又はＷＳＯＲがハイレベルとされ
ることを条件に、書き込み選択回路ＷＳによって選択さ
れ、メモリアレイＭＡＲＹＯＬ又はＭＡＲＹＯＲの４組
のコモンＩ１０線に伝達される。

同様に、書き込み回路ＤＩＲＬは、メモリアレイＭＡＲ
ＹＩＬ及びＭＡＲＹＩＲの各コモンＩ１０線に対応して
共通に設けられる４個の、単位回路をそれぞれ備える。

これらの単位回路は、データ入力バッファＤＩＢの第１
ないし第４の単位回路から伝達される書き込み信号をも
とに、相補書き込み信号旦１１０Ｂ−Ｄ１１３Ｂをそれ
ぞれ形成する。これらの相補書き嘔み信号は、対応する
書き込み選択信号ＷＳＩＬ又はＷＳＩＲがハイレベルと
されることを条件に、メモリアレイＭＡＲＹＯＬ又はＭ
ＡＲＹＯＨの４組のコモンＩ１０線に選択的に伝達され
る。

一方、書き込み回路ＤＩＬＲは、メモリアレイＭＡＲＹ
２Ｌ及びＭＡＲＹ２Ｒの各コモンＩ１０線に対応して共
通に設けられる４個の単位回路をそれぞれ備える。これ
らの単位回路は、データ入力バッファＤＩＢの第５ない
し第８の単位回路から伝達される書き込み信号をもとに
、相補書き込み信号旦１２４Ａ−旦１２７Ａをそれぞれ
形成する。これらの相補書き込み信号は、対応する書き
込み選択信号ＷＳ２Ｌ又はＷＳ２Ｒがハイレベルとされ
ることを条件に、メモリアレイＭＡＲＹ２Ｌ又はＭＡＲ
Ｙ２Ｒの４組のコモンＩ１０線に選択的に伝達される。

同様に、書き込み回路ＤＩＲＲは、メモリアレイＭＡＲ
Ｙ３Ｌ及びＭＡＲＹ３Ｒの各コモンＩ１０線に対応して
共通に設けられる４個の単位回路をそれぞれ備える。こ
れらの単位回路は、データ入力バッファＤＩＢの第５な
いし第８の単位回路から伝達される書き込み信号をもと
に、相補書き込み信号ＤＩ３４Ｂ〜−ＤＩ３７Ｂをそれ
ぞれ形成する。これらの相補書き込み信号は、対応する
書き込み選択信号ＷＳ３Ｌ又はＷＳ３Ｒがハイレベルと
されることを条件に、メモリアレイＭＡＲＹ３Ｌ又はＭ
ＡＲＹ３Ｒの４組のコモンＩ１０線に選択的に伝達され
る。

（３）メインアンプ メインアンプＭＡＬＬは、第２７図に例示されるように
、メモリアレイＭＡＲＹＯＬ及びＭＡＲＹＯＲの各コモ
ンＩ１０線に対応して設けられる４個の単位回路を含む
。これらの単位回路は、２組の入力端子と１組の出力端
子をそれぞれ有する。

このうち、各単位回路の入力端子の一方は、メモリアレ
イＭＡＲＹＯＬの対応するコモン１１０線上００　ｔＬ
すなわち±０００Ｌ〜土００３Ｌにそれぞれ結合され、
その他方は、メモリアレイＭＡＲＹＯＲの対応するコモ
ンＩ１０線±００ｉＲすなわちユ０００Ｒ〜ユσ０３Ｒ
にそれぞれ結合される。これらの入力端子は、対応する
反転アレイ選択信号ＭＡＴＯＬ又はＭＡＴＯＲがロウレ
ベルとされることで、対応する単位回路の相補内部ノー
ドエＭＡＯｉすなわち土ＭＡＯＯ〜上ＭＡＯ３に選択的
に結合される。メインアンプＭＡＬＬの各単位回路の出
力端子は、出力選択回路Ｏ３Ｌを経て、データ出力バッ
ファＤＯＢの第１ないし第４の単位回路の入力端子に結
合される。メインアンプＭＡＬＬは、上記相補内部ノー
ドＩＭＡＯｉとその出力端子との間に実質的に直列形態
に設けられる２対のスタティック型増幅回路を合み、対
応するタイミング信号φｍａＱに従って選択的に動作状
態とされる。

同様に、メインアンプＭＡＲＬは、メモリアレイＭＡＲ
ＹＩ　Ｌ及びＭＡＲＹＩ　Ｒの各コモンＩ１０線に対応
して設けられる４個の単位回路を含む。

これらの単位回路の４対の入力端子は、メモリアレイＭ
ＡＲＹＩＬ又はＭＡＲＹＩＲの対応するコモンＩ　１０
ｉＪＩ上０１ｉＬ又は上０１　ｉＲに結合され、その出
力端子は、出力選択回路Ｏ３Ｌを介して、データ出力バ
ッファＤＯＢの第１ないし第４の単位回路の入力端子に
共通結合される。メインアンプＭＡＲＬは、対応するタ
イミング信号φｍａｌに従って選択的に動作状態とされ
る。

一方、メインアンプＭＡＬＲは、メモリアレイＭＡＲＹ
２Ｌ及びＭＡＲＹ２Ｒの各：２％７１７０線に対応して
設けられる４個の単位回路を含む。

これらの単位回路の４対の入力端子は、メモリアレイＭ
ＡＲＹ２Ｌ又はＭＡＲＹ２Ｒの対応するコモンＩ１０線
ユ０２ｊＬすなわち±０２４Ｌ〜土０２７Ｌあるいは工
０２ＪＲすなわち±０２４Ｒ〜ＩＯ２７Ｒにそれぞれ結
合され、その出力端子は、出力選択回路Ｏ３Ｌを介して
、データ出力バッファＤＯＢの第５ないし第８の単位回
路の入力端子にそれぞれ結合される。メインアンプＭＡ
ＲＬは、対応するタイミング信号φｍａＱに従って選択
的に動作状態とされる。

同様に、メインアンプＭＡＲＲは、メモリアレイＭＡＲ
Ｙ３Ｌ及びＭＡＲＹ３Ｒの各コモンＩ１０線に対応して
設けら朴る４（ｍｌの単位回路を含む。

これらの単位回路の４対の入力端子は、メモリアレイＭ
ＡＲＹ３Ｌ又はＭＡＲＹ３Ｒの対応するコモンＩ１０線
上０３ｊＬ又は土０３ＪＲにそれぞれ結合され、その出
力端子は、出力選択回路ＯＳＬを介して、上記データ出
力バッファＤＯＢの第５ないし第８の単位回路の入力端
子にそれぞれ共通結合される。メインアンプＭＡＲＬは
、対応スるタイミング信号φｍａＱに従って選択的に動
作状態とされる。

以下、メインアンプＭＡＬＬを例に、・この擬似スタテ
ィック型ＲＡＭのメインアンプの概要とその特徴につい
て説明する。

各メインアンプの単位回路は、対応する２組のコモンＩ
１０線ま０ＯｉＬ及び↓０ＯｉＲ等の非反転及び反転信
号線間に設けられる３個のイコライズＭＯＳ　Ｆ　ＥＴ
をそれぞれ含む、これらのイコライズＭＯＳＦＥＴは、
対応する内部制御信号１０ＳＯＬ又はＩＯ３ＯＲ等がロ
ウレベルとされることで選択的にオン状態となり、対応
するコモンＩ１０線の非反転及び反転信号線をハーフプ
リチャージレベルＨＶＣとする。

各メインアンプの単位回路は、さらに、第４７図に別記
されるように、対応する上記コモンＩ１０線ユ００ｉＬ
等の非反転信号線１００ｉＬ等及び反転信号線１００ｉ
Ｌ等と回路の電源電圧との間に設けられる一対のプリセ
ットＭＯＳＦＥＴＱＮ２３及びＱＮ２４をそれぞれ含む
、これらのプリセラ）ＭＯＳＦＥＴは、対応する内部制
御信号１０υＯＬ等がハイレベルとされることで選択的
にオン状態となり、対応する上記コモンＩ１０線の非反
転及び反転信号線を、回路の電源電圧からそのしきい値
電圧分だけ低いレベルにプリセットする。その結果、各
コモンＩ１０線の非反転及び反転信号線の直流レベルは
、スタティック型増幅回路の感度が最大となる所定のバ
イアス電圧を有するものとなる。

ところで、この擬似スタティック型ＲＡＭにおいて、上
記内部制御信号１０ＵＯＬ等は、第４８図に例示される
ように、各メインアンプが動作状態とされる直前、言い
摸えると上記タイミング信号φｍａｏ等がハイレベルと
される直前において一時的にハイレベルとされ、これに
よってプリセットＭＯＳＦＥＴＱＮ２３及びＱＮ２４等
が一時的にオン状態とされる。このため、上記ブリセン
）ＭＯＳＦＥＴが、メインアンプが動作状態とされる間
継続的にオン状態とされる従来のダイナミック型ＲＡＭ
等に比較して、メインアンプの低消費電力化を図ること
ができる。

（４）出力選択回路 出力選択回路Ｏ３Ｌは、第３２図に示されるように、メ
インアンプＭＡＬＬ、ＭＡＲＬ、ＭＡＬＲ及びＭＡＲＲ
から出力される４ビツトの読み出しデータを、上記タイ
ミング信号φｍａＯ及びφｍａｌに従って選択し、デー
タ出力バッファＤＯＢの対応する単位回路に選択的に伝
達する。

すなわち、出力選択回路Ｏ３Ｌは、タイミング信号φｍ
ａＱがハイレベルとされるとき、メインアンプＭＡＬＬ
の各単位回路から出力される読み出しデータをデータ出
力バッファＤＯＢの第１〜第４の単位回路ＤＯＯ〜ＤＯ
３にそれぞれ伝達し、メインアンプＭＡＬＲの各単位回
路から出力される読み出しデータをデータ出力バッファ
ＤＯＢの第５〜第８の単位回路ＤＯ４〜Ｄ０７にそれぞ
れ伝達する。また、タイミング信号φｍａｌがハイレベ
ルとされるとき、メインアンプＭＡＲＬの各単位回路か
ら出力される読み出しデータをデータ出力バッファＤＯ
Ｂの第１〜第４の単位回路り。

Ｏ〜００３にそれぞれ伝達し、メインアンプＭＡＲＨの
各単位回路から出力される読み出しデータをデータ出力
バッファＤＯＢの第５〜第８の単位回路００４〜ＤＯ７
にそれぞれ伝達する。

（５）データ出力バッファ データ出力バッファＤＯＢは、データ入出力端子１００
〜１０７に対応して設けられる８個の単位回路Ｄ００〜
ＤＯ７を備える。これらの単位回路は、第３１図に例示
されるように、一対のナントゲート回路の入力端子及び
出力端子が交差接続されてなるラッチ回路と、このラッ
チ回路の非反転及び反転入力端子間に設けられタイミン
グ信号φｍａｄ（第２のタイミング信号）に従って選択
的にオン状態とされる一対のプリチャージＭＯＳＦＥＴ
と、上記ラッチ回路の相補出力信号の反転信号を出力制
御用の反転タイミング信号φｄｏｃに従って選択的に伝
達する一対のＣＭＯＳナントゲート回路と、対応する抵
抗を介して上記ナントゲート回路の出力信号の反転信号
を受ける一対のＮチャンネル型の出力ＭＯ５ＦＥＴとを
それぞれ含む、上記ラッチ回路の相補入力端子には、タ
イミング信号φｍａＱ又はφｍａｌ（第１のタイミング
信号）に従って選択的にオン状態とされる２対のＭＯＳ
ＦＥＴ　（スイッチ手段）を介して、対応するメインア
ンプの相補内部出力信号すなわち読み出しデータが伝達
される。また、上記一対の出力ＭＯ５ＦＥＴの共通結合
されたノードは、対応するデータ入出力端子■ｏＯ〜！
０７にそれぞれ結合される。

データ出力バッファＤＯＢの各単位回路は、上記反転タ
イミング信号φｄｏｃがロウレベルとされることで実質
的に動作状態とされ、対応するメインアンプから出力選
択回路Ｏ３Ｌを介して伝達される読み出しデータを、対
応するデータ入出力端子１００〜１０７から送出する。

上記反転タイミング信号φｄｏｃかハイレベルとされる
とき、データ出力バッファＤＯＢの各単位回路の出力は
ハイインピーダンス状態とされる。

ところで、この擬似スタティック型ＲＡＭのデータ出力
バッファＤＯＢは、第４９図（ａ）及び（ｂ）に可撓さ
れるように、回路の電源電圧及び接地電位間に直列形態
に設けられる一対のＮチャンネルＭＯＳＦＥＴＱＮ３及
びＱＮ４を出力ＭＯＳＦＥＴとする。このため、対応す
る単位回路からハイレベルの読み出しデータが送出され
る場合、対応するデータ入出力端子！ＯＯ〜ＩＯ７のレ
ベルが上昇するにしたがって出力ＭＯＳＦＥＴＱＮ３の
ゲート・ソース間電圧が低下し、等価的にその出力動作
が遅くなる。

これに対処するため、この実施例では、第４９図（ａ）
に示されるように、上記ラッチ回路を構成するナントゲ
ート回路ＮＡＧ２・（第２のＣＭＯＳ論理ゲート回路）
の第”３の入力端子にタイミング信号ＣＥ３Ｄ　（第３
のタイミング信号）を入力し、ラッチ回路をプリセット
する方法をとっている。すなわち、上記タイミング信号
ＣＥ３Ｄは、第４９図（Ｃ）に示されるように、通常ロ
ウレベルとされ、擬似スタティック型ＲＡＭが選択状態
とされるとき反転タイミング信号φｄｏｃを包含するよ
うに一時的にハイレベルとされる。このため、擬似スタ
ティック型ＲＡＭが非選択状態とされ上記タイミング信
号ＣＥ３Ｄがロウレベルとされるとき、上記ラッチ回路
は論理“１”つまりハイレベル出力状態にプリセットさ
れ、タイミング信号ＣＥ３Ｄがハイレベルとされること
で、読み出しデータに従ったラッチ状態とされる。これ
により、データ出力バッフ７ＤＯＢは、その出力動作を
開始する当初において、読み出しデータに関係なく、−
旦ハイレベル出力状態となり、続いて読み出しデータに
従った出力動作を行う。その結果、等価的にデータ出力
バッファＤＯＢのハイレベル出力動作が高速化される。

３．２．５　、タイミング発生回路 タイミング発生回路ＴＧは、特に制限されないが、ττ
系タイミング発生回路τＥ、ＷＥ系タイミング発生回路
ＷＥ、ＯＥ系タイミング発生回路ＯＥならびにワード線
りリア回路ＷＣ及びプリチャージ制御回路ｐｃを備える
。このうち、ＯＥ系タイミング発生回路ＯＥは、ＲＦＳ
Ｈ系すなわちリフレッシェ制御用のタイミング発生回路
としても機能する。以下、この擬似スタティック型ＲＡ
Ｍのタイミング発生回路ＴＧの各部の概要とその特徴に
ついて説明する。

（１）て百系タイミング発生回路 てπ）タイミング発生回路て百は、第１２図に示される
ように、チップイネーブル信号ＣＥを入力するためのパ
ッドＣＢに対応して設けられる入力回路を含む、この入
力回路を経て入力されるチップイネーブル信号τＥ４ｔ
、まず反転タイミング信号ＣＥＯとされ、２入力ナンド
ゲート回路の一方の入力端子に供給される。このナント
ゲート回路の他方の入力端子には、反転タイミング信号
φｐｅａが供給され、そのｌ力信号は、所定数の論理ゲ
ート回路を経て、擬似スタティック型ＲＡＭの動作を進
行させる複数の反転タイミング信号τＥｌ、ＣＥ２及び
ＣＨ２等を順次形成する。

ここで、反転タイミング信号φｐｃａは、反転タイミン
グ信号φｓｒｆ”、φｓｒｆ及びφａｒｆのいずれかが
ロウレベルとされることで、選択的にロウレベルとされ
、反転タイミング信号τ下４がロウレベルとされること
で、ハイレベルに戻される。上記反転タイミング信号φ
ｓｒｆ’　は、後述するように、擬似スタティック型Ｒ
’ＡＭがセルフリフレッシュモードとされる当初におい
て一時的にロウレベルとされ、反転タイミング信号７ｓ
ｒｆは、擬似スタティック型ＲＡＭがセルフリフレッシ
ュモードとされた後、所定のリフレッシュ周期が経過す
るごとに一時的にロウレベルとされる。また、反転タイ
ミング信号φａｒｆは、擬似スタティック型ＲＡＭがオ
ートリフレッシュモードとされる当初において、−時的
にロウレベルとされる。これにより、ｇ！４ｍスタティ
ック型ＲＡＭは、チップイネーブル信号ＣＥがロウレベ
ルとされることで擬似スタティック型ＲＡＭが選択状態
とされ、あるいは擬伯スタティック型ＲＡＭがオートリ
フレッシュ又はセルフリフレッシュされる当初、ならび
に擬似スタティック型ＲＡＭがセルフリフレッシュモー
ドとされかつ所定のりフレッシェ周期が経過するごとに
、上記反転タイミング信号ＣＥＩないしＣＨ２等により
制御される一連の動作を開始するものとなる。

反転タイミング信号ＣＥＩ及びＣＨ２は、実質的に負論
理和回路を構成する２入力ナンドゲート回路と所定数の
インバータ回路を経て、Ｘアドレス信号及びＹアドレス
信号を取り込むためのタイミング信号φＸβＳ及びφｙ
ｌｓを形成する。

方、反転タイミング信号ＣＥ２は、反転された後、２入
力ナンドゲート回路の一方の入力端子に供給される。こ
のナントゲート回路の他方の入力端子には、上記反転タ
イミング信号ＣＥ３の反転遅延信号が供給され、その出
力信号は、所定数の論理ゲート回路を経て、擬似スタテ
ィック型ＲＡＭのセンスアンプ等を制御するための複数
のタイミング信号Ｐｉ、Ｐ２．Ｐ３及びＰ４等を形成す
る。

これらのタイミング信号は、反転タイミング信号ＣＥ２
及びＣＨ２がともにロウレベルとされてから所定の遅延
時間が経過することで有効すなわちハイレベルに順次変
化され、反転タイミング信号ＣＥ２がハイレベルに戻さ
れることで無効すなわちロウレベルに順次次される。

一方、反転タイミング信号ＣＥ３は、反転された後、上
記タイミング信号φｘｊｓと組み合わされ、さらに所定
数の論理ゲート回路を経て、擬似スタティック型ＲＡＭ
のセンスアンプ等を制御するためのタイミング信号ＰＩ
Ｄ及びＰ２Ｏ等を順次形成する。また、反転タイミング
信号φ３ｒ及び反転タイミング信号φｒｅｆがハイレベ
ル、すなわち擬似スタティック型ＲＡＭがリフレッシエ
モードでないことを条件に、データ入出力回路を活性化
するための反転タイミング信号φｙｅ及びタイミング信
号φｙｓ等を形成する。

さらに、上記タイミング信号Ｐ１は、反転タイミング信
号φＳ「がハイレベル、すなわち擬似スタティック型Ｒ
ＡＭがセルフリフレッシュモードとされることを条件に
、所定数の論理ゲート回路を伝達され、タイミング信号
ＰＩＡないしＰＩＣを順次形成する。

これらのタイミング信号Ｐ１ないしＰ４とＰＩＤ及びＰ
２ＯならびにＰＩＡないしＰＩＣは、前述のように、セ
ンスアンプ駆動回路ＳＰ及びＳＮに供給され、これによ
って複数のセンスアンプ駆１１３Ｍ０５ＦＥＴをオン状
態とするためのタイミング信号が、所定の条件をもって
形成される。

（２）Ｗ百系タイミング発生回路 １下）タイミング発生回路ＷＥは、第１３図に示される
ように、ライトイネーブル信号ＷＥを入力するためのバ
ンドＷＥに対応して設けられる入力回路を含む、この入
力回路を経て入力されるライトイネーブル信号ＷＥは、
まず反転タイミング信号φｓｈｙと負論理和がとられた
後、反転タイミング信号φｄｉｃを形成する。また、上
記タイミング信号Ｐ１と論理積がとられた後、書き込み
制御用のタイミング信号″ＷＨＯとＷＢ２ならびに反転
タイミング信号φｗｙ、　　φｗｅ及びφｙｅｓを形成
する。

ここで、上記反転タイミング信号φｅｈｗは、反転タイ
ミング信号φｒｅｆ及びφｅｈ２がともにロウレベルと
されるとき、すなわち擬似スタティック型ＲＡＭがリフ
レッシュモードとされかつ８７１１丁に所定の高電圧が
供給されるとき、言い換えると擬似スタティック型ＲＡ
Ｍが前述のＲＣＣテストモードとされるとき、選択的に
ロウレベルとされる。

これらのことから、ライトイネーブル信号ＷＥがロウレ
ベルとされることで、擬似スタティック型ＲＡＭが書き
込み系の動作サイクルとされるとき、あるいは擬似スタ
ティック型ＲＡＭが上記ＲＣＣテストモードとされると
き、上記反転タイミング信号φｄｉｃがロウレベルとさ
れ、データ入出力端子１００〜１０７を介して供給され
る８ビツトの書き込みデータが、データ人カバソファＤ
ＩＢの対応する単位回路に取り込まれる。これらの書き
込みデータは、反転タイミング信号φｗｅ等がロウレベ
ルとされることで、対応する書き込み回路を介して伝達
され、選択された８個のメモリセルに一斉に書き込まれ
る。

（３）で１）イミング発生回路 …系タイミング発生回路τ百は、特に制限されないが、
第１４図に示されるように、出カイネーブル信号百１）
−なわちリフレッシュ制御信号百ＦＳＨに対応して設け
られる入力回路を含む。この入力回路を経て入力される
出力イネーブル信号ＯＥは、タイミング信号ＯＥＯとさ
れ、さらに上記タイミング信号Ｐ２Ｄと組み合わされる
ことで、出力制御用の反転タイミング信号φｄｏｃを形
成する。この反転タイミング信号φｄｏｃは、前述のよ
うに、データ出力バンファＤＯＢに供給され、読み出し
データの出力制御に供される。

一方、上記タイミング信号ＯＥＯは、反転タイミング信
号ＣＥＯがハイレベルであることを条件に、すなわちチ
ンブイネーブル信号ＣＢがハイレベルであることを条件
に、ラッチ回路を介して伝達され、これによって反七タ
イミング信号ＲＦＯがロウレベルとされる０反転タイミ
ング信号ＲＦＴは、所定の遅延回路を介して順次伝達さ
れ、その結果、まずタイミング信号ＲＦＩがハイレベル
とされ、やや遅れて反転タイミング信号ＲＦ２がロウレ
ベルとされる。

タイミング信号ＲＦＩ及び反転タイミング信号ＲＦ２は
、さらに上記反転タイミング信号ＣＥＯと組み合わされ
ることで、反転タイミング信号φａｒｆを形成する０反
転タイミング信号φａｒｆは、チップイネーブル信号τ
πがハイレ・ベルとされる状態で出力イネーブル信号Ｏ
Ｅすなわちリフレッシュ制御信号ＲＦＳＨがロウレベル
とされるとき、すなわちｌｉ（以スタティック型ＲＡＭ
がオートリフレッシュモードとされる当初において、−
時的にロウレベルとされるものとなる。

擬似スタティック型ＲＡＭでは、上記内部タイミング信
号ＲＦＩがハイレベルとされることで、内部制御信号Ｅ
ＮＢがハイレベルとされ、リフレフシェタイマー回路Ｔ
ＭＲが起動される。これにより、タイミング信号φｔ　
ｍ　ｒ　、反転タイミング信号φＣ１及びタイミング信
号φｃｌｌが所定の周期で形成される。このうち、タイ
ミング信号φＣｌは、リフレッシュタイマーカウンタ回
路ＳＲＣによって計数され、その出力信号すなわち内部
タイミング信号５ＣＡ７が、反転タイミング信号φ７■
逼周期の所定数倍の周期で、繰り返し一時的にハイレベ
ルとされる。

一方、上記反転タイミング信号ＲＦ２は、反転タイミン
グ信号ＣＥＩ及びＣＲ２がともにハイレベルであること
を条件に伝達され、さらに上記反転タイミング信号ｄｃ
ｌｌがロウレベルとされる時点で、反転タイミング信号
φ３ｒをロウレベルとする。つまり、反転タイミング信
号φａｒは、上記反転タイミング信号ＲＦ２すなわち出
カイネーブル信号石１１（反転タイミング信号１τ７０
周期を超えて連続してロウレベルとされることでロウレ
ベルとされ、セルフリフレフシュモードを指定するため
の内部制御信号となる。

反転タイミング信号φ３ｒは、上記反転タイミング信号
ＲＦＯの反転「号すなわち非反転タイミング信号ＲＦＯ
と反転タイミング信号ＲＦ２との論理積信号と負論理和
がとられ、上記タイミング信号φｘｌｌｓに従ってゲー
ト制御されるラッチ回路に伝達される。このラッチ回路
の出力信号は、前述のように、ＸアドレスバッファＸＡ
ＢにおいてリフレッシュカウンタＲＦＣの出力信号すな
わちリフレッシエアドレス信号ＡＲＯ〜ＡＲＩＯを取り
込むための反転タイミング信号φｒｅｆとされる。つま
り、この反転タイミング信号φｒｅｆは、擬似スタティ
ック型ＲＡＭがオードリフレッシュ又はセルフリフレッ
シュモードとされるとき、タイミング信号φｘｌＡｓが
ハイレベルとされる時点でロウレベルとされる。

反転タイミング信号φｓｒは、さらに、ナントゲート回
路及びインバータ回路と所定の遅延回路ＤＬが組み合わ
されてなるワンシッット回路にも供給され、反転タイミ
ング信号φｓｒｆ”を形成する。これにより、反転タイ
ミング信号φｓｒｆ゛は、反転タイミング信号φｓｒが
ロウレベル、すなわち擬似スタティック型ＲＡＭのセル
フリフレフシュモードが識別される当初において一時的
にロウレベルとされ、上記反転タイミング信号φｐｃｅ
をロウレベルとする一因となる。

一方、リフレッシェタイマー回路ＴＭＲによって所定の
周期で形成されるタイミング信号φｃｌ。

は、リフレッシュタイマーカウンタ回路ＳＲＣの出力信
号５ＣＡ７と論理積がとられた後、タイミング信号ＲＦ
Ｉがハイレベル、すなわちリフレッシュ制御信号ＲＦＳ
Ｈがロウレベルとされていることを条件に、伝達され、
反転タイミング信号φｓｒｆとなる。また、上記論理積
信号は、リフレッシュタイマーカウンタ回路ＳＲＣをブ
リセントするための内部制御信号ＬＯＡＤを形成すると
ともに、反転タイミング信号ＣＥＯがハイレベルである
ことを条件に、そのヒューズ手段を設定する内部制御信
号ＦＳＢＴを形成する。上記反転タイミング信号φｓｒ
ｔは、前述の反転タイミング信号φｓｒｆ’　と同様に
、反転タイミング信号φｐ７丁をロウレベルとする一因
となる。

（４）リフレッシュタイマー回路 リフレッシュタイマー回路ＴＭＲは、第１５図に示され
るように、実質的に直列形態とされる７個のインバータ
回路とキャパシタＣ１を含む、これらのインバータ回路
のうちの４個は、第５３図（ａ）に可撓されるように、
１個の遅延回路ＤＬとして作用し、その出力信号の反転
信号が先頭のインバータ回路を構成するＰチャンネルＭ
ＯＳＦＥＴＱＰ３のゲートに帰還されることで、１個の
リングオシレータが構成される。キャパシタＣＩは、上
記ＭＯＳＦＥＴＱＰ３がオン状態とされることでチャー
ジされ、またＭＯＳＦＥＴＱＰ３がオフ状態とされると
き、ＮチャンネルＭＯＳＦＥＴＱＮＩ　（第１のＭＯＳ
ＦＥＴ）を介してディスチャージされる。このとき、Ｍ
ＯＳＦＥＴＱＮＩを介して流されるディスチャージ電流
は、このＭＯＳＦＥＴＱＮＩと電流ミラー形態とされる
ＮチャンネルＭＯＳＦＥＴＱＮ２　（第２のＭＯＳＦＥ
Ｔ）を含む定電流源によって設定される。

上記キャパシタＣ１のチャージ電位は、ＮチャンネルＭ
ＯＳＦＥＴＱＮ７を含む後段のインバータ回路によって
モニタされる。このインバータ回路は、いわゆるレベル
判定回路として作用し、その論理スレンシホルドレベル
は、ＭＯＳＦＥＴＱＮ７とともにこのレベル判定回路を
構成するＰチャンネルＭＯ５ＦＥＴＱＰ５が上記定電流
源を構成するＰチャンネルＭＯＳＦＥＴＱＰ４と電流ミ
ラー形態とされることから、はぼＭＯＳＦＥＴＱＮ７の
しきい値電圧ＶＴＨＮそのものとなる。したがって、Ｍ
ＯＳＦＥＴＱＮ７は、キャパシタＣ１のチャージ電位が
上記論理スレンシホルドレベルより高いとオン状態とさ
れ、低いとオフ状態とされる。その結果、７個のインバ
ータ回路は１個のリングオシレータとして機能し、その
発振周波数は、ＭＯ５ＦＥＴＱＮＩを介して流されるデ
ィスチャージ電流の大きさによって設定される。

ＭＯＳＦＥＴＱＰ４及びＱＮ２を含む定電流源は、さら
に、これらのＭＯＳ　Ｆ　ＥＴの間に設けられる抵抗Ｒ
１を含む、この抵抗Ｒ１は、第５３図（ｂ）に示される
ように、Ｐ型半導体基板面に二酸化シリコン（Ｓｉ０２
−）をもって形成される絶縁層の上に、・多結晶シリコ
ン（Ｐｏｊ！ｙＳｉ）をもって、しかも、比較的大きな
抵抗値を必要とされることから、比較的長い距離にわた
って形成される。したがって、この多結晶シリコン層と
Ｐ型半導体基板との間には、比較的大きな基板容量が等
価的に結合されるため、これによってリフレッシュタイ
マー回路ＴＭＲの特性が電源バンブ等による影響を受け
て変動する。

これに対処するため、この擬似スタティック型ＲＡＭで
は、第５３図（ｂ）に示されるように、上記抵抗Ｒ１を
構成する多結晶シリコン層の部分の−に相当する部分の
下層に、回路の電源電圧（第１の電源電圧）に結合され
る第１のＮウェル領域ＮＷＩを形成し、残りの部分の−
に相当する部分の下層に、回路の接地電位（第２の電源
電圧）に結合される第２のＮウェル領域ＮＷ２を形成し
ている。これらのウェル領域と抵抗Ｒ１を構成する多結
晶シリコン層との間には、はぼ同じ静電容量を有する基
板容量が等価的に結合されるため、これによって電源パ
ッド等による電源電圧の急峻な変動は相殺される。その
結果、リフレッシュタイマー回路ＴＭＨの特性が安定化
され、擬似スタティック型ＲＡＭは安定したリフレッシ
ュ周期を持つものとされる。

一方、上記回路構成のりフレッシェタイマー回路ＴＭＲ
は、電源バンブに関するもう一つの問題を抱えている。

すなわち、キャパシタＣ１は、前述のように、ＭＯＳＦ
ＥＴＱＰ３がオン状態とされることで、回路の電源電圧
を基準とする所定のハイレベルにチャージされ、ＭＯＳ
ＦＥＴＱＰ３がオフ状態とされることで、ＭＯＳＦＥＴ
ＱＮＩを介してディスチャージされる。このとき、ＭＯ
ＳＦＥＴＱＮ１を介して流されるディスチャージ電流の
値は、定電流源により、やはり回路の電源電圧を基準と
して設定される。このため、例えばＭＯＳＦＥＴＱＰ３
がオフ状態とされる間に、回路の電源電圧に電源バンブ
等が生じた場合、ディスチャージ電流を設定する基準電
圧のみが変動する結果となり、これによってリフレッシ
ュタイマ−回路ＴＭＲの特性が変動する。

これに対処するため、例えば、第５４図（ａ）に示され
るように、上記定電流源を構成するＭＯＳＦＥＴＱＰ４
と抵抗Ｒ１との間にＮチャンネルＭＯＳＦＥＴＱＮ１５
　（第７のＭＯＳＦＥＴ）を設け、このゲート電位を、
上記ＭＯＳＦＥＴＱＰ３（第５のＭＯＳＦＥＴ＞がオフ
状態とされるとき、上記キャパシタＣ１（第１のキャパ
シタ）と同様にフローティング状態とされるキャパシタ
Ｃ２（第２のキャパシタ）によって設定する方法が考え
られる。

すなわち、キャパシタＣ２の一方の電極すなわち内部ノ
ードＮ４（第２の内部ノード）は、ＰチャンネルＭＯＳ
ＦＥＴＱＰ８　（第６のＭＯＳＦＥＴ）が上記ＭＯ５Ｆ
ＥＴＱＰ３と同時にオン状態とされることで、Ｐチャン
ネルＭＯＳＦＥＴＱＰ９〜ＱＰＩＩならびにＮチャンネ
ルＭＯ５ＦＥＴＱＮ１２〜ＱＮ１４からなる定電圧源の
出力電圧Ｖｔにチャージされる。内部ノードＮ４のチャ
ージ電位は、ＭＯＳＦＥＴＱＮ１５のゲートに供給され
ることで、上記ディスチャージ電流の値を設定する基準
電位となり、また、ＮチャンネルＭＯＳＦＥＴＱＮ１６
のゲートに供給されることで、キャパシタＣ１のチャー
ジ電位を設定する基準電位ともなる。そして、キャパシ
タＣ２のチャージ電位は、Ｍ、ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
Ｐ　８が上記ＭＯＳ　Ｆ　ＥＴＱＰ３と同時にオフ状態
とされることで、ＭＯＳＦＥＴＱＰ３とともにフローテ
ィングとされ、この間に発生する電源バンブの影響を受
けない、その結果、リフレッシュタイマー回路ＴＭＲの
特性が安定化され、擬似スタティック型ＲＡＭのリフレ
ッシュ周期がさらに安定化される。

（５）リフレッシェタイマーカウンタ回路リフレッシュ
タイマーカウンタ回路ＳＲＣは、第１４図に示されるよ
うに、８個の単位カウンタ回路５ＣＮＴＲが実質的に直
列結合されてなる８ビツトのパイナリイカウンタを基本
構成とする。

これらの単位カウンタ回路５ＣＮＴＲは、第１６図に例
示されるように、それぞれ２個のＣＭＯＳインバータ回
路が交差接続されてなり、実質的にリング状に直列結合
さ接る一対のマスターラッチ及びスレーブラッチをそれ
ぞれ含む、また、各単位カウンタ回路５ＣＮＴＲは、上
記内部制御信号ＦＳＥＴに従ってその計数初期値を設定
するために、前述のＸ系冗長回路等に含まれるものと同
様なヒューズ手段をそれぞれ含む、これらの単位カウン
タ回路５ＣＮＴＲは、上記リフレッシュタイマー回路Ｔ
ＭＲの出力信号すなわちタイミング信号φｃｌと前段の
単位カウンタ回路のキャリー出力信号Ｓ　ＣＡｊ−１に
従って歩道動作を行い、その出力信号すなわちキャリー
出力信号５ＯＡｊを形成する。なお、先頭ビットの単位
カウンタ回路５ＣＮＴＲには、前段回路のキャリー出力
信号に代えて、上記タイミング信号ＲＦＩが、リフレッ
シュタイマーカウンタ回路ＳＲＣの起動制御信号として
供給される。

最終ビットの単位カウンタ回路５ＣＮＴＲのキャリー出
力信号５ＣＡ７は、リフレッシュタイマーカウンタ回路
ＳＲＣの出力信号とされ、前述のように、上記タイミン
グ信号φｃｌと組み合わされることで、セルフリフレッ
シュサイクルを起動する反転タイミング信号φｓｒｆを
形成するために供される。

（６）ワード線りリア回路 ワード線りリア回路ＷＣは、第１３図に示されるように
、相補内部アドレス信号ＢＸ２．ＢＸ３ならびにＢＸＩ
Ｏをもとに、ワード線クリア制御用のタイミング信号Ｗ
ＣＯＵ−ＷＣ３ＵあるいはＷＣＯＤ−ＷＣ３Ｄを選択的
に形成する。これらのタイミング信号は、通常ロウレベ
ルとされ、上記相補内部アドレス信号が対応する組み合
わせでロウレベル又はハイレベルとされるとき、択一的
にハイレベルとされる。その結果、各メモリアレイのす
べてのワード線と回路の接地電位との間に設けられるワ
ード線クリアＭＯＳ　Ｆ　ＥＴが選択的にオフ状態とさ
れ、対応するワード線がクリア状態から解放される。

（７）プリチャージ制御回路 プリチャージ制御回路ＰＣは、反転タイミング信号ＣＥ
Ｉ、ＣＥ３及びφｓｒ等をもとに、擬僚スタティック型
ＲＡＭの゛各部をプリチャージするための各種制御信号
を形成する。また、さらに内部アドレス信号ＡＸＯ及び
ＡＸＩを組み合わせることで、Ｙデコーダを選択的に動
作状態とするための反転Ｙデコーダ制御信号ＹＤＰＯ〜
ＹＤＰ３等を選択的に形成する。

３、２．６　、電圧発生回路 擬似スタティック型ＲＡＭは、例えば＋５ｖとされる回
路の電源電圧ｖＣＣをもとに、各種の内部電圧を形成す
る複数の電圧発生回路ＨＶＣ，ＶＢＢ及びＶＬを備える
。

（１）ＨＶＣ電圧発生回路 電圧発生回路ＨＶＣは、第４３図に示されるように、回
路の電源電圧ＶＣＣを降圧することで、そのほぼ部分の
−の電位とされる内部電圧ＨＶＣを形成する。この内部
電圧ＨＶＣは、いわゆるハーフプリチャージ電位として
、各イコライズ回路に供給される。

電圧発生回路ＨＶＣは、後述する反転内部制御信号ＩＣ
Ｔがロウレベルとされるとき、選択的にその動作が停止
され、これによって擬似スタティック型ＲＡＭの待機電
流が削減される。

ところで、電圧発生回路ＨＶＣでは、第５５図（ｂ）に
可撓されるように、回路の電源電圧（第１の電源電圧）
及び接地電位（第２の電源電圧）間に実質的に直列形態
に設けられるＰチャンネル型（第１導電型）のＭＯ５Ｆ
ＥＴＱＰ１２　（第１０のＭＯＳＦＥＴ）とＮチャンネ
ル型（第２導電型）１２）ＭＯＳＦＥＴＱＮＩ　８　（
第１３のＭＯＳＦＥＴ＞のコンダクタンス比によってそ
の出力電位すなわち内部電圧ＨＶＣが設定される。そし
て、出力用のＮチャンネルＭＯＳＦＥＴＱＮＩ　９　（
第１４のＭＯＳＦＥＴ）及びＰチャンネルＭＯＳＦＥＴ
ＱＰ１４（第１５のＭＯＳＦＥＴ）を設け、これらのＭ
ＯＳＦＥＴと電流ミラー形態とされるＮチャンネルＭＯ
ＳＦＥＴＱＮ１７　（第１１のＭＯＳＦＥＴ）及びＰチ
ャンネルＭＯＳＦＥＴＱＰ１３（第１２のＭＯＳＦＥＴ
）を、内部ノードＮ５（第３の内部ノード）と上記ＭＯ
ＳＦＥＴＱＰ１２又はＱＮ１８との間に設けることで、
出力電流の変動にともなう内部電圧ＨＶＣの変動を抑制
している。このとき、上記出力ＭＯＳＦＥＴＱＮ１９及
びＱＰ１４のコンダクタンスｇｍ１９及びｇｍｌ４は、
対応するＭＯＳＦＥＴＱＮＩ７及びＱＰ１３のコンダク
タンスｇｍ１７及びｇｍｌ３に対して、 ｇｍｌ　９＞ｇｍｌ　７ ｇｍｌ　４＞ｇｍｌ　３ であることが必要とされる。ところが、このように出力
ＭＯＳＦＥＴＱＮＩ　９及びＱＰ１４のコンダクタンス
が大きくされることで、これらの出力ＭＯＳ　Ｆ　ＥＴ
を介して比較的大きな貫通電流が流されてしまう、これ
に対処するため、出力ＭＯＳＦＥＴＱＮ１９及びＱＰ　
１４（７）Ｌ［ｌ、Ｎ値電圧Ｖ　ＴＨＮ　１９及びＶＴ
ＨＰ１４を、対応するＭＯＳＦＥＴＱＮＩ７及びＱＰ１
３のしきい値電圧ＶＴＨＮ１７及びＶＴＨＰ１３に比較
して、 ＶＴＨＮ　１９＋　ＶＴＨＰ　１４＞　ＶＴＨＮ　１７
＋　ＶＴＨＰ　１３となるように、そのゲート長を設定
し、貫通電流を防止している。しかしながら、ゲート長
にょるしきい値電圧の設定は、プロセスによる変動を受
けやすく、完全に貫通電流を防止するには至らない、ま
た、貫通電流が停止されることで、逆に内部電圧ＨＶＣ
の不感帯が生じ、そのレベルｖｉ御が困難になるという
問題が生じた。

これに対処するため、まず、第５５図（ｂ）に示される
ように、ＭＯＳＦＥＴＱＰ１３のウェル領域をそのドレ
インに共通結合する方法が考えられる。すなわち、ＭＯ
ＳＦＥＴＱＰ　１３は、そのウェル領域とドレインが共
通結合されることによる基板効果で、そのしきい値電圧
ＶＴＨＰ１３が小さくされ、 Ｖ　ＴＩＰ　１４　＞　Ｖ　ＴＨＰ　１３なる関係が得
やすい。したがって、プロセス変動を受けることなく、
上式の条件を容易に実現することができるものである。

一方、内部電圧ＨＶＣの不感帯については、第５５図（
ａ）に示されるように、出力ＭＯＳＦＥＴＱＮ１９及び
ＱＰ１４と並列形態に、比較的小さなコンダクタンスを
有するもう一対のＮチャンネルＭＯＳＦＥＴＱＮ？０　
（第１６のＭＯＳＦＥＴ）及びＰチ＋７ネルＭｏ５ＦＥ
ＴＱＰ１５（第１７のＭＯＳＦＥＴ）を設け、これによ
ってＭＯＳＦＥＴＱＮ１７及びＱＰ１３等に流される電
流を制御する方法が考えられる。すなわち、これらのＭ
ＯＳＦＥＴが付加されるとき、上記ＭＯＳＦＥＴＱＮ１
？及びＱＰ１３を介して流される電流１１は、ＭＯＳＦ
ＥＴＱＮ２０及びＱＰ１５の：ｔンダクタンスをそれぞ
れｇｍ２０及び１ｍ１５とし、これらのＭＯＳＦＥＴを
介して流される電流を■２とするとき、 １１　　　　　ｇｍｌ？＋ｇｍ１３ となる。その結果、これらのＭＯＳＦＥＴのコンダクタ
ンス比を設定することで、ＭＯ５ＦＥＴＱＮ１？及びＱ
Ｐ１３を介して流される電流■１を比較的容易に制御す
ることが可能となる。これにより、内部電圧ＨＶＣに不
感帯を持たせることな（、出力ＭＯＳＦＥＴＱＮＩ　９
及びＱＰ１４の貫通電流を抑制することができる。

（２）ＶＢＢ電圧発生回路 電圧発生回路ＶＢＢは、回路の電源電圧ＶＣＣをもとに
、例えば所定の負電圧とされる基板バックバイアス電圧
ＶＢＢを形成し、擬似スタテイ。

り型ＲＡＭの半導体基板に供給する。

電圧発生回路ＶＢＢは、特に制限されないが、第３３図
に示されるように、実質的に５個の論理ゲート回路がリ
ング状に直列結合されてなる発振回路０８Ｃ１と、この
発振回路Ｏ３Ｃ１から出力されるパルス信号に従って所
定の基板バックバイアス電圧ＶＢＢを形成するチャージ
ポンプ回路ＶＧ１を備え、基板バックバイアス電圧ＶＢ
Ｂのレベルをモニタすることで上記発振回路ｏｓｃｔを
選択的に動作状態とするレベル検出回路ＬＶＭを備える
。電圧発生回路ＶＢＢは、さらに、実質的に９個のイン
バータ回路がリング状に直列結合されてなる発振回路０
９Ｃ２と、この発振回路０８０２から出力されるパルス
信号に従って上記基板パックバイアス電圧ＶＢＢを形成
するチャージポンプ回路ＶＧ２を備える。

レベル検出回路ＬｖＰｌは、特に制限されないが、回路
の電源電圧と基板パックバイアス電圧供給点ＶＢＢとの
間に直列形態に設けられる４個のＰチャンネルＭＯＳＦ
ＥＴ及び３ｍのＮチャンネルＭＯＳＦＥＴを含む、これ
らの直列ＭＯＳＦＥＴは、反転内部制御信号ＩＣＴ及び
反転タイミング信号Ｉｓｓ下がともにハイレベルとされ
ることを条件に、基板パックバイアス電圧ＶＢＢのレベ
ルを監視する。その結果、基板バックバイアス電圧ＶＢ
Ｂの絶対値が所定の値を超えると、反転タイミング信号
ＣＥＩがハイレベルであることを条件に、レベル検出回
路ＬＶＭの出力信号ＶＢＩを選択的にロウレベルとする
。

反転タイミング信号φｓｒがロウレベル、すなわち擬似
スタティック型ＲＡＭがセルフリフレッシュモードとさ
れるとき、レベル検出回路ＬＶＭのモニタ動作は停止さ
れ、発振回路０５ＣＩは、反転タイミング信号（、Ｅｌ
がロウレベル、すなわち擬似スタティック型ＲＡＭがセ
ルフリフレッシュサイクルで動作状態とされることを条
件に、選択的に動作状態とされる。このとき、発振回路
０３Ｃ２は定常的に動作状態とされる。その結果、セル
フリフレッシュモードにおいて、レベル検出回路ＬＶＭ
による貫通電流が防止され、擬似スタティック型ＲＡＭ
のセルフリフレッシュモードの・低消費電力化が図られ
る。

一方、反転タイミング信号ＣＥＩがロウレベル、すなわ
ち擬似スタティック型ＲＡＭが選択状態とされるとき、
発振回路０ＳＣＩは、レベル検出回路ＬＶＭの出力に関
係なく動作状態とされる。その結果、擬似スタティック
型ＲＡＭの動作状態において、基板バックバイアス電圧
ＶＢＢの低下が防止される。さらに、反転内部制御信号
ＩＣＴがロウレベル、すなわち、後述するように、バッ
ドＩＣＴに回路の電源電圧が供給されるとき、レベル検
出回路ＬＶＭ及び発振回路０３Ｃ１は無条件にその動作
が停止され、発振回路０３Ｃ２が動作状態とされる。こ
れにより、所定のプローブ試験等において、擬似スタテ
ィック型ＲＡＭの待機電流を削減し、リーク電流等の確
認試験を行うことができる。

チャージポンプ回路Ｖ’ＧＩは、ブースト容量Ｃ１を有
し、このブースト容量Ｃ１のチャージポンプ作用により
、所定の基板パックバイアス電圧ＶＢＢを形成する。チ
ャージポンプ回路ＶＧＩは、上記ブースト容量Ｃ１が比
較的大きな静電容量を持つように設計されることで、比
較的大きな電流供給能力を持つものとされる。

同様に、チャージポンプ回路ＶＧ２は、ブースト容ＭＣ
２を有し、このブースト容ＩＣ２のチャージポンプ作用
より、所定の基板パックバイアス電圧ＶＢＢを形成する
。チャージポンプ回路ＶＣ２は、上記ブースト容量Ｃ２
が比較的小さな静電容量を持つように設計されることで
、比較的小さな電流供給能力を持つものとされる。

ところで、この擬似スタティック型ＲＡＭの電圧発生回
路ＶＢＢでは、発振回路０ＳＣ２及びチャージポンプ回
路ＶＧ２の動作電流を削減する方法として、次のような
工夫が施されている。

すなわち、まず、発振回路０５Ｃ２は、第５６図に可撓
されるように、実質的に９個のインバータ回路がリング
状に直列結合されてなるリングオシレータを基本構成と
する。これらのインバータ回路は、各ＭＯ５ＦＥＴのコ
ンダクタンスが極めて小さくされるとともに、その動作
電流が、電流ミラー形態とされるＰチャンネル又はＮチ
ャンネルＭＯＳＦＥＴを介して供給され、極めて小さな
値に制限される。

発振回路０５Ｃ２を構成するインバータ回路のうち、第
３段目のインバータ回路の出力信号すなわちパルス信号
φ１は、ＰチャンネルＭＯＳＦＥＴＱＰ？及びＮチャン
ネルＭＯ５ＦＥＴＱＮＩ　１からなるインバータ回路を
経て、反転パルス信号φ１　（第１のパルス信号）とさ
れ、チャージポンプ回路ＶＧ２のＰチャンネルＭＯＳＦ
ＥＴＱＰ６（第３のＭＯＳＦＥＴ）のゲートに供給され
る。

また、第６段目のインバータ回路の出力信号は、パルス
信号φ２（第２のパルス信号）として、チャージポンプ
回路ＶＧのＮチャンネルＭＯＳＦＥＴＱＮ８　（第４の
ＭＯＳＦＥＴ）のゲートに供給される。これらの反転ノ
クルス信号φ１及びパルス信号φ２は、第５７図に示さ
れるように、そのレベルが常に相補状態にあり、かつ互
いに重畳して反転されることがないような、言い換える
と一方のレベル反転をはさんで他方のレベル反転が生じ
ないような、所定の位相関係を持つ。

その結果、ＭＯＳＦＥＴＱＰ６及びＱＮ８は、互いに排
他的にオン状態とされつつ、ブースト容量Ｃ２によるチ
ャージポンプ動作を行わせしめる。

つまり、上記ＭＯＳＦＥＴＱＰ６及びＱＮ８が通常のＣ
ＭＯＳインバータ回路を構成する“場合、対応するパル
ス信号の反転時においていくらかの貫通電流が流される
。上記のように、ＭＯＳＦＥＴＱＰ６及びＱＮ８が互い
に排（を的にオン状態とされることで、これらのＭＯＳ
ＦＥＴによる貫通電流は完全に防止され、電圧発生回路
ＶＢＢの低消費電力化が図られるものである。

（３）ＶＬ電圧発生回路 電圧発生回路ＶＬは、第３４図に示されるように、回路
の電源電圧ＶＣＣを降圧す葛ことで、所定の内部電圧Ｖ
Ｌを形成する。この内部電圧ＶＬは、電圧発生回路ＶＢ
Ｂ等に設けられるクランプ回路等の基準電位として供さ
れる。

電圧発生回路ＶＬは、上記反転内部制御信号ＩＣＴがロ
ウレベルとされるとき、選択的にその動作が停止され、
これによって擬似スタティック型ＲＡＭの待機電流が削
減される。

３、２．７　、テスト回路 （１）高電圧検出回路 擬似スタティック型ＲＡＭは、前述のように、外部端子
ＯＥ、ＷＥ又はＣＥに回路の電源電圧を超える所定の高
電圧が供給されることで、そのテストモードが選択的に
設定される。また、アドレス入力端子Ａ４に上記のよう
な高電圧が供給されることで、冗長回路に関するシダネ
イチュア信号を送出する・、このため、擬似スタティッ
ク型ＲＡＭは、これらの外部端子に対応して設けられる
４個の高電圧検出回路ＥＨＧを備える。

各高電圧検出回路ＥＨＧは、第３５図に示されるように
、上記外部端子のそれぞれと回路の接地電位との間に直
列形態唾けられる複数のＭＯＳＦＥＴを含む。そして、
対応する外部端子に上記高電圧が供給されるとき、その
出力信号すなわち反転内部制御信号φｅｈｌ〜φｅｈ４
を選択的にロウレベルとする。

これらの反転内部制御信号φｅｈｌ〜φａｈ４は、対応
するテスト回路あるいはシダネイチュア回路ＳＧに供給
される。

（２）ＩＣＴ信号発生回路 ＩＣＴ信号発生回路ＩＣＴは、第３４図に示されるよう
に、バンドＩＣＴに回路の電源・電圧が供給されるとき
、選択的にその出力信号すなわち反転内部制御信号ＩＣ
Ｔをロウレベルとする。上記パッドＩＣＴが開放状態と
されるとき、反転内部制御信号下て了はハイレベルに固
定される。

反転内部制御信号ＩＣＴは、前述のように、上記電圧発
生回路ＨＶＣ：、ＶＢＢ及びＶＬ等に供給され、所定の
プローブ試験時において、擬似スタティック型ＲＡＭの
待機電流を削減するために供される。

（３）ＦＣＫ信号発生回路 ＦＣＫ信号発生回路ＦＣＫは、第３４図に示されるよう
に、パッドＦＣＫに回路の電源電圧が供給されるとき、
タイミング信号Ｐ４がハイレベルであることを条件に、
選択的にその出力信号すなわち反転内部制御信号ＦＣＫ
をロウレベルとする。

上記パッドＦＣＫが開放状態とされるとき、反転内部制
御信号ＦＣＫは、タイミング信号Ｐ４に関係なく、ハイ
レベルに固定される。

反転内部制御信号ＦＣＫは、前述のように、Ｘ系冗長回
路及びＹ系冗長回路に供給され、ヒユーズの半断線等の
確認試験に供される。

（４）シグネイチェア回路 シダネイチェア回路ＳＧは、第３５図に示されるように
、アドレス入力端子Ａ５と回路の接地電位との間に設け
られる１個のＮチャンネルＭＯＳＦＥＴを含む。このＭ
ＯＳＦＥＴは、Ｘ系冗長回路又はＹ系冗長回路から出力
される内部制御信号５ＩＧＸ又は５ＩＧＹがハイレベル
とされ、かつ上記高電圧検出回路ＥＨＧの出力信号すな
わち半円部制御信号φｅｈ４がロウレベルとされること
を条件に、オン状態となり、上記アドレス入力端子Ａ５
を回路の接地電位に短絡する。

その結果、擬似スタティック型ＲＡＭの完成後において
、このアドレス入力端子Ａ５をモニタすることで、冗長
ワード線又は冗長相補データ線のいずれかに不良アドレ
スが割り当てられていることを判定することができる。

以上の本実施例に示されるように、これらの発明を擬似
スタティック型ＲＡＭ等の半導体記憶装置に適用するこ
とで、次のような作用効果が得られる。すなわち、 （１）回路の電源電圧及び接地電位間にトーテムポール
形態に設けられるＮチャンネル型の一対の出力ＭＯＳＦ
ＥＴと対応する出力データを保持するラッチ回路とを含
む出カバ７フアにおいて、上記ラッチ回路を、論理６０
″又は論理″１”にプリセットすることで、出力バッフ
ァのロウレベル又はハイレベル出力時における立ち上が
りを選択的に高速化できるという効果が得られる。

（２）キャパシタとそのディスチャージ電流を設定する
抵抗手段とを合み、上記キャパシタのチャージ及びディ
スチャージを繰り返すことによって所定のパルス信号を
形成する発振回路において、上記抵抗手段を構成する多
結晶シリコン層の延長方向のほぼ部分の一にあたる部分
の下層に、回路の電源電圧に結合される第１のウェル領
域を形成し、残りの部分の一にあたる部分の下層に、回
路の接地電位に結合される第２のウェル領域を形成する
ことで、上記抵抗手段と回路の電源電圧及び接地電位間
の基板容量を均一化できる。これにより、リフレッシュ
タイマー回路等に含まれる発振回路の電源バンプ等によ
る特性劣化を抑制できるという効果が得られる。

（３）基板パックバイアス電圧発生回路等に含まれる発
振回路に、実質的にリング状に直列結合される奇数個の
インバータ回路と、出力ノードと回路の電源電圧又は接
地電位間に設けられかつ上記インバータ回路のうち異な
る所定段の二つのインバータ回路の出力信号を受けるこ
とで互いに排他的にオン状態とされる一ＸのＰチャンネ
ル及びＮチャンネルＭＯＳＦＥＴを設けることで、これ
らのＭＯＳＦＥＴによる貫通電流を防止し、発振回路ひ
いては基板バックバイアス電圧発生回路を低消費電力化
できるという効果が得られる。

（４）所定のタイミング信号に従ってオン状態とされる
ＰチャンネルＭＯＳＦＥＴを介して選択的にチャージさ
れ、定電流源によりて形成される所定のディスチャージ
電流を伝達する電流ミラー回路を介して選択的にディス
チャージされるキャパシタを含む発振回路において、上
記キャ゛バシタのチャージ電圧と上記定電流源の基準電
位を、上記ＰチャンネルＭＯＳ　Ｆ　ＥＴがオフ状態と
されるとき同時にフローティングとされるもう一つのキ
ャパシタによって形成することで、リフレッシュタイマ
ー回路等に含まれる発振回路の電源バンプ等による周波
数変動を抑制することができるという効果が得られる。

（５）回路の電源電圧及び接地電位間に直列形態に設け
られる第１のＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔと、これら（７）ＭＯＳＦＥＴと並列形態に設けられ
る第２のＰチャンネル及びＮチャンネルＭＯＳＦＥＴと
、上記第１のＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔ間に設けられ上記第２のＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴとそれぞれ電流ミラー形態とされる第３
のＰチャンネル及びＮチャンネルＭＯＳＦＥＴとを含む
電圧発生回路において、上記第３のＰチャンネルＭＯＳ
ＦＥＴのドレインとそのウェル領域を共通結合すること
で、プロセス変動をともなうことなく、上記第２のＰチ
ャンネル及びＮチャンネルＭＯＳＦＥＴによる貫通電流
を抑制し、電圧発生回路の低消費電力化を図ることがで
きるという効果が得られる。

（６）上記（５）項において、上記第２のＰチャンネル
及びＮチャンネルＭＯＳＦＥＴと並列形態に、上記第３
のＰチャンネル及びＮチャンネルＭＯＳＦＥＴと電流ミ
ラー形態とされる第４のＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴを設け、これらのＭＯＳ　Ｆ　ＥＴと上記
第３のＰチャンネル及びＮチャンネルＭＯ５″″ＦＥＴ
とのコンダクタンス比を適当に設定することで、電圧発
生回路に不感帯を生じさせることなく、上記第２のＰチ
ャンネル及びＮチャンネルＭＯＳＦＥＴによる貫通電流
を抑制し、電圧発生回路の低消費電力化を図ることがで
きるという効果が得られる。

（７）冗長回路等に設けられるヒューズ手段を、その出
力ノードとＰチャンネル又はＮチャンネルＭＯＳＦＥＴ
との間にヒユーズ手段を設けてなるヒユーズ論理ゲート
回路を基本として構成することで、ヒューズ手段の回路
構成を簡素化し、冗長回路等の低コスト化を図ることが
できるという効果が得られる。

（８）上記（７）項において、上記ヒューズ手段に、一
対の上記ヒユーズ論理ゲート回路を設け、これらのヒユ
ーズ論理ゲート回路の出力信号を排他的論理和結合する
ことで、例えば−旦切断されたヒユーズ手段を無効にで
きるため、冗長回路の不良アドレスの割り当て処理に融
通性を持たせ、擬似スタティック型ＲＡＭ等の歩留りを
高めることができるという効果が得られる。

（９）！！似ススタテイック型ＲＡＭのリフレッシュ周
期を、ＰＳ（擬似）リフレッシュあるいはＶＳ（仮想）
リフレッシュモードで選択的に切り換えられる構成とす
ることで、上記ＰＳリフレッシュ及びＶＳリフレッシュ
モードの両方に通用しうる擬似スタティック型ＲＡＭ等
を、共通の半導体基板をもとに、効率的に開発し、製造
できるという効果が得られる。

（１０）例えばＹプリデコーダ及びＹデコーダ間に設け
られる所定の信号線を介して、動作モードに応じて異な
る意味を持つ複数の信号を選択的に伝達することで、比
較的レイアウト余裕のない所に配置される信号線の数を
削減し、擬似スタティック型ＲＡＭ等のレイアウト所要
面積を削減できるという効果が得られる。

（１１）コモンＩ１０線に結合されるスタティック型メ
インアンプと、上記メインアンプが動作状態とされると
き対応するコモンＩ１０線の非反転及び反転信号線に、
メインアンプが最大感度となるようなバイアスレベルで
持たせるためのプリセフ）ＭＯＳＦＥＴとを含む擬似ス
タティック型ＲＡＭ等において、上記プリセフ）ＭＯＳ
ＦＥＴを、メインアンプが動作状態とされる直前におい
て一時的にオン状態とすることで、その動作電流を削減
し、擬似スタティック型ＲＡＭ等を低消費電力化できる
という効果が得られる。

（１２）対応する冗長ワード線又は冗長データ線に割り
当てられる不良アドレスの対応するビットを保持しこれ
とメモリアクセスに際して供給されるアドレス信号の対
応するビットとを比較照合する複数の冗長アドレス比較
部路と、所定の検出ノードと回路の接地電位との間に直
列形態に設けられそのゲートに対応する上記冗長アドレ
ス比較回路の出力信号を受ける複数のカスケードＭ、０
ＳＦＥＴを含む冗長回路において、上記冗長アドレス比
較回路及びカスケードＭＯＳＦＥＴを、半導体基板面に
分散して配置されるアドレス入力パッドに対応しかつ近
接して分散配置することで、冗長回路における信号伝達
遅延時間を縮小し、擬似スタティック型ＲＡＭ等の高速
化を図ることができるという効果が得られる。

（１３）それぞれ対をなしかつ対をなす二つがそれぞれ
線対称に配置される複数のメモリアレイと、上記対をな
す二つのメモリアレイによって共有されこれらのメモリ
アレイを串刺しするように貫通して配置されるコモンＩ
１０線を具備する擬似スタティンク型ＲＡＭ等において
、上記コモン■１０線の非反転及び反転信号線を、対を
なす二つのメモリアレイの中間において交差させること
で、例えばフォトマスクの合わせずれ等にともなうコモ
ンＩ１０線の寄生容量の変化を相殺し、擬似スタティッ
ク型ＲＡＭ等の動作を安定化できるという効果が得られ
る。

（１４）上記（１３）項において、上記コモンＩ１０線
を、対応する二つのメモリアレイの中間及びその両方の
外側においてイコライズすることで、コモンＩ１０線の
イコライズ処理を高速化しかつ安定化できるという効果
が得られる。

（１５）メモリアレイの各相補データ線に対応して設け
られる複数のセンスアンプを具備する擬似スタティック
型ＲＡＭ等において、上記センスアンプを構成するＰチ
ャンネル又はＮチャンネルＭＯＳＦＥＴのソースを、対
応するコンタクトを介してアルミニウム等の金属配線層
からなるコモンソース線に共通結合するとともに、その
ソース領域を構成する拡散層を延長することで隣接する
Ｐチャンネル又はＮチャンネルＭＯ８ＦＥＴ対のソース
をさらに共通結合することで、例えばコンタクト不良等
によるセンスアンプの障害を救済し、擬似スタティック
型ＲＡＭ等の歩留りを高めることができるという効果が
得られる。

（１６）半導体基板面に分散して配置される複数のメモ
リアレイと、これらのメモリアレイに対応して設けられ
る複数のデコーダと、所定のアドレス信号に従ってプリ
デコード信号を形成し各デコーダに供給するプリデコー
ダとを具備する擬似スタティック型ＲＡＭ等において、
上記プリデコード信号を対応するデコーダに選択的に伝
達するためのドライバを、対応するデコーダに近接して
分散配置することで、上記プリデコード信号の伝達遅延
時間を縮小し、擬似スタティック型ＲＡＭ等を高速化で
きるという効果が得られる。

（１７）それぞれ複数の冗長ワード線又は冗長相補デー
タ線を含みかつ半導体基板面の中心線をはさんで線対称
に配置される複数のメモリアレイを具備する擬似スタテ
ィック型ＲＡＭ等において、冗長ワード線又は冗長デー
タ線を、上記中心線を軸として線対称とされる順序で配
置することで、外側に配置される冗長ワード線又は冗長
データ線の障害発生率を意図的に高めかつその内側に配
置される冗長ワード線又は冗長データ線の障害発生率を
低くして、冗長ワード線又は冗長データ線全体としてみ
た障害発生率を抑え、擬似スタティック型ＲＡＭ等の歩
留りを高めることができるという効果が得られる。

（１８）所定のヒユーズ手段が切断されることでその計
数初期値が選択的に設定されるリフレッシュタイマーカ
ウンタ回路等を含む擬似スタティック型ＲＡＭ等におい
て、所定のテストモードで、例えはアドレス入力端子を
介して供給される試験信号によって上記ヒユーズ手段が
切断された状態を等価的かつ選択的に設定できるように
することで、Ｗｉ似ススタテイック型ＲＡＭのリフレッ
シュタイマーカウンタ回路等の特性評価を確実にかつ効
率的に実施できるという効果が得られる。

（１９）セルフリフレッシュモードを有しかつこのセル
フリフレッシュモードにおいてリフレッシュ動作を所定
の周期で起動するりフレフシェタイマーカウンタ回路を
具備する擬似スタティック型ＲＡＭ等において、所定の
テストモードで、上記リフレッシュタイマーカウンタ回
路により形成されるリフレッシュ起動信号に代えて、所
定の外部端子を介して供給される試験起動信号を用いう
る構成とすることで、擬似スタティック型ＲＡＭ等のセ
ルフリフレッシュモードにおけるリフレッシュ周期を任
意に設定し、その特性評価を効率的に実施できるという
効果が得られる。

り２０）上記り１９）項において、セルフリフレッシュ
モードにおけるリフレフシェアドレスを、例えばアドレ
ス入力端子を介して任意に指定しうる構成とすることで
、擬似スタティック型ＲＡＭ等のリフレッシュ動作にお
けるアドレス依存性を効率的に試験できるという効果が
得られる。

（２１）複数の外部端子に、その絶対値が回路の電源電
圧を超える所定の高電圧が選択的に組み合わされて供給
されることで、そのテストモードを選択的に設定し、か
つ実質的な試験動作を開始しうる構成とすることで、擬
似スタティック型ＲＡＭ等のテスト回路を簡素化し、そ
の低コスト化を図ることができるという効果が得られる
。

（２２）以上の効果作用により、擬似スタティック型Ｒ
ＡＭ等の動作の安定化を図りつつ、その高速化及び低消
費電力化を図ることができるという効果が得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない。例えば、メモリア
レイの分割数や各周辺回路との組み合わせば、任意であ
り、各メモリアレイに設けられるワード線、冗長ワード
線、相補データ線、冗長相補データ線及びコモンＩ１０
線等の数も任意である。また、擬似スタティック型ＲＡ
Ｍに設けられる動作モードやテストモードならびに動作
サイクルの種類や、対応する起動制御信号の組み合わせ
は、種々の実施形態が考えられよう。起動制御信号やア
ドレス信号及び入出力データ等の数及び論理レベルなら
びにその組み合わせ等についても、同様である。さらに
、各回路図や配置図に示される各部の具体的回路構成や
具体的レイアウトならびに内部制御信号及びタイミング
信号等の論理レベル及びその組み合わせ等は、この実施
例による制約を受けない。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である擬似スタティック
型ＲＡＭに通用した場合について説明したが、それに限
定されるものではなく、例えば、出力バッファや発振回
路、電圧発生回路及びヒューズ手段ならびにレイアウト
方式及びテスト方式に関する発明は、他の各種の半導体
記憶装置ならびに半導体集積回路装置にも通用できる。

これらの発明は、少なくとも対応する回路等を含みある
いはそれを必要とする半導体記憶装置又は半導体集積回
路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、擬似スタティック型ＲＡＭのリフレッシュ
タイマー回路等に含まれる発振回路のキャパシタのディ
スチャージ電流を設定するためのＭＯＳＦＥＴの基準電
位を、ディスチャージ期間においてフローティングとさ
れる他のキャパシタによって供給する。また、上記発振
回路の抵抗を構成する多結晶シリコン層のほぼ部分の一
にあたる部分の下層に、回路の電源電圧に結合されるウ
ェル領域を形成し、また残り部分の一にあたる部分の下
層に、回路の接地電位に結合されるウェル領域を形成す
る。そして、擬似スタティック型ＲＡＭ等に、リフレッ
シュタイマー回路のリフレッシュタイマーカウンタ回路
の計数初期値を例えばアドレス入力端子を介して任意に
設定できるテストモードや、そのリフレッシュ周期を所
定の外部端子から供給される試験制御信号によって任意
に設定できるテストモード等を用意する。これにより、
リフレッシュタイマー回路等の発振回路のキャパシタの
ディスチャージ電流を安定化し、またその多結晶シリコ
ン抵抗と回路の電源電圧及び接地電位間にほぼ同一の寄
生容量が結合されるために電源変動を相殺できることか
ら、電源バンプ等による発振回路の発振周波数の変動を
抑制することができる。そして、これらの発振回路及び
リフレッシュタイマーカウンタ回路の動作特性ならびに
メモリセルの情報保持特性のアドレス依存性等を効率的
に試験確認できることから、擬似スタティック型ＲＡＭ
のリフレッシュ周期を的確に、かつメモリセルの情報保
持能力により接近した値で設定することができる。その
結果、擬似スタティック型ＲＡＭの動作を安定化しつつ
その低消費−電力化を推進できる。

【図面の簡単な説明】

第１図ないし第３図は、この発明が通用された擬似スタ
ティック型ＲＡＭの一実施例を示すブロック図、第４図
は、上記擬似スタティック型ＲＡＭの一実施例を示す配
置図である。 第５図ないし第１１図は、この発明が通用された優位ス
タティック型ＲＡＭの各動作サイクルの一実施例を示す
タイミング図、第１２図ないし第３８図は、上記擬似ス
タティック型ＲＡＭの各部の具体的構成を示す回路図、
また第３９図ないし第４１図は、上記擬似スタティック
型ＲＡＭの一実施例を示す信号波形図である。 第４２図ないし第５９図は、この発明が通用された擬似
スタティック型ＲＡＭの各部における発明を説明するた
めの概念図、配置図、信号波形図ならびに変形回路図等
である。 ＴＯ・・・タイミング発生回路、Ｕ・・・τＴ系タイミ
ング発生回路、Ｗ丁・・・Ｗ百系タイミング発生回路、
ＷＣ・・・ワード線りリア回路、て１−・・・百下系タ
イミング発生回路、ＴＭＲ・・・リフレッシュタイマー
回路、ＳＲＣ・・・リフレッシュタイマーカウンタ回路
、５ＣＮＴＲ・・・リフレッシェタイマーカウンタ単位
回路、ＰＣ・・・プリチャージ制御回路、ＸＡＢ・・・
Ｘアドレスバッファ、ＰＸＤ・・・Ｘプリデコーダ、Ｒ
ＦＣ・・・リフレッシュカウンタ、ＣＮＴＲ・・・リフ
レッシュカウンタ単位回路、ＸＲＯ〜ＸＲ３・・・Ｘ系
冗長回路、φＸＧ・・・ワード線駆動信号発生回路、Ｐ
ＷＤ・・・ワード線選択駆動信号発生回路、ＰＲＷＤ・
・・冗長ワード線選択駆動信号発生回路、ＳＰ、ＳＮ・
・・°センスアンプ駆動回路、ＹＡＢ・・・Ｙアドレス
バッファ、ＰＹＤ・・・Ｙプリデコーダ、ＹＲＡＣＯ〜
ＹＲＡＣ７・・・Ｙ系冗長回路、ＭＡＬＬ〜ＭＡＲＲ・
・・メインアンプ、ＡＳＬ・・・アレイ選択回路、ＤＩ
Ｂ・・・データ入力バッファ、ＤＩＬＬ〜ＤＩＲＲ・・
・書き込み回路、ＷＳ・・・書き込み選択回路、ＤＯＢ
・・・データ出力バッファ、Ｏ３Ｌ・・−出力選択回路
、ＨＶＣ，ＶＢＢ、ＶＬ・・・電圧発生回路、ＩＣＴ、
ＦＣＫ・・・信号発生回路、ＥＨＧ・・・高電圧検出回
路、ＳＧ・・・シグネイチェア回路、ＸＤＯＬ−ＸＤ３
Ｒ・・・ｘデコーダ、ＹＤＯ〜ＹＤ３・−・・Ｙデコー
ダ、ＭＡＲＹＯＬ−ＭＡＲＹ３Ｒ・・・メモリアレイ、
５ＡＯＬ〜５Ａ３Ｒ・・・センスアンプ、Ｃ５ＯＬ〜Ｃ
５３Ｒ・・・カラムスイッチ。

Claims (1)

1. 【特許請求の範囲】 １、相補内部出力信号を受けるラッチと、所定の出力制
   御信号に従って選択的に上記ラッチの相補出力信号を伝
   達する一対のゲート回路と、第１及び第２の電源電圧間
   に直列形態に設けられそのゲートに上記ゲート回路の非
   反転又は反転出力信号をそれぞれ受ける一対の出力ＭＯ
   ＳＦＥＴとを含み、その非動作状態において、上記ラッ
   チの相補出力信号が論理“０”又は論理“１”となるよ
   うに予めプリセットされることを特徴とする出力バッフ
   ァ。 ２、上記出力バッファは、半導体記憶装置に含まれるも
   のであり、上記相補内部出力信号は、上記半導体記憶装
   置のメインアンプの相補出力信号であり、上記ラッチは
   、差動形態とされる第１及び第２のＣＭＯＳ論理ゲート
   回路により構成されるものであって、上記出力バッファ
   は、さらに、上記メインアンプの相補出力信号を第１の
   タイミング信号に従って選択的に上記ラッチに伝達する
   一対のスイッチ手段と、上記ラッチの非反転及び反転入
   力ノード間に設けられこれらのノードを第２のタイミン
   グ信号に従って選択的にハイレベルとするプリチャージ
   回路とを具備し、上記第１又は第２のＣＭＯＳ論理ゲー
   ト回路の他の入力端子には、上記出力バッファが非動作
   状態とされるとき選択的にロウレベルとされる第３のタ
   イミング信号が供給されるものであることを特徴とする
   特許請求の範囲第１項記載の出力バッファ。 ３、そのチャージ又はディスチャージ電流が発振周波数
   を設定する第１のＭＯＳＦＥＴと、上記第１のＭＯＳＦ
   ＥＴと電流ミラー形態とされる第２のＭＯＳＦＥＴと、
   第１及び第２の電源電圧間に上記第２のＭＯＳＦＥＴと
   直列形態に設けられ実質的に上記チャージ又はディスチ
   ャージ電流の値を設定する抵抗手段とを合み、上記抵抗
   手段を構成する多結晶シリコン層の延長方向のほぼ二分
   の一にあたる部分の下層に、第１の電源電圧に結合され
   る第１のウェル領域が形成され、上記多結晶シリコン層
   の延長方向の残りの二分の一にあたる部分の下層に、第
   ２の電源電圧に結合される第２のウェル領域が形成され
   ることを特徴とする発振回路。 ４、上記発振回路は、半導体記憶装置のリフレッシュタ
   イマー回路に含まれるものであって、上記半導体記憶装
   置は、さらに、上記リフレッシュタイマー回路の出力信
   号を受けこれを計数することで、上記半導体記憶装置の
   リフレッシュ周期を設定するリフレッシュタイマーカウ
   ンタ回路を含むものであることを特徴とする特許請求の
   範囲第３項記載の発振回路。 ５、実質的にリング状に直列結合される奇数個のインバ
   ータ回路と、第１の電源電圧と回路の出力端子との間に
   設けられそのゲートに上記奇数個のインバータ回路のう
   ち所定のインバータ回路の出力信号をもとに形成される
   第１のパルス信号を受ける第１導電型の第３のＭＯＳＦ
   ＥＴと、上記出力端子と第２の電源電圧との間に設けら
   れそのゲートに上記奇数個のインバータ回路のうち他の
   所定のインバータ回路の出力信号をもとに形成されかつ
   その位相が上記第１のパルス信号の位相と重畳すること
   なく反転される第２のパルス信号を受ける第２導電型の
   第４のＭＯＳＦＥＴとを具備することを特徴とする発振
   回路。 ６、上記発振回路は、半導体記憶装置の基板パックバイ
   アス電圧発生回路に含まれるものであって、上記インバ
   ータ回路のそれぞれは、その動作電流が極めて微小な値
   となるように制限されるものであることを特徴とする特
   許請求の範囲第５項記載の発振回路。 ７、第１の内部ノードと第２の電源電圧との間に設けら
   れる第１のキャパシタと、上記第１の内部ノードの電位
   を受けるレベル判定回路と、上記レベル判定回路の出力
   信号を受ける反転遅延回路と、第１の電源電圧と上記第
   １の内部ノードとの間に設けられ上記反転遅延回路の出
   力信号に従って選択的にオン状態とされる第５のＭＯＳ
   ＦＥＴと、第２の内部ノードと第２の電源電圧との間に
   設けられる第２のキャパシタと、その出力ノードにおい
   て所定の定電圧を形成する電圧発生回路と、上記電圧発
   生回路の出力ノードと上記第２の内部ノードとの間に設
   けられ上記反転遅延回路の出力信号に従って選択的にか
   つ上記第５のＭＯＳＦＥＴと実質的に同時にオン状態と
   される第６のＭＯＳＦＥＴと、そのゲートが上記第２の
   内部ノードに結合される第７のＭＯＳＦＥＴと、上記第
   ７のＭＯＳＦＥＴのドレインと第２の電源電圧との間に
   直列形態に設けられる抵抗手段及び第８のＭＯＳＦＥＴ
   と、上記第１の内部ノードと第２の電源電圧との間に設
   けられ上記第８のＭＯＳＦＥＴと電流ミラー形態とされ
   る第９のＭＯＳＦＥＴとを具備することを特徴とする発
   振回路。 ８、上記発振回路は、半導体記憶装置のリフレッシュタ
   イマー回路に含まれるものであって、上記半導体記憶装
   置は、さらに、上記リフレッシュタイマー回路の出力信
   号を受けこれを計数することで、上記半導体記憶装置の
   リフレッシュ周期を設定するリフレッシュタイマーカウ
   ンタ回路を含むものであることを特徴とする特許請求の
   範囲第７項記載の発振回路。 ９、第１の電源電圧と第３の内部ノードとの間に直列形
   態に設けられる第１導電型の第１０のＭＯＳＦＥＴなら
   びにダイオード形態とされる第２導電型の第１１のＭＯ
   ＳＦＥＴと、上記第３の内部ノードと第２の電源電圧と
   の間に直列形態に設けられるダイオード形態とされかつ
   そのウェル領域がそのドレインに結合される第１導電型
   の第１２のＭＯＳＦＥＴならびに第２導電型の第１３の
   ＭＯＳＦＥＴと、第１の電源電圧と回路の出力ノードと
   の間に設けられ上記第１１のＭＯＳＦＢＴと電流ミラー
   形態とされる第２導電型の第１４のＭＯＳＦＥＴと、上
   記出力ノードと第２の電源電圧との間に設けられ上記第
   １２のＭＯＳＦＥＴと電流ミラー形態とされる第１導電
   型の第１５のＭＯＳＦＥＴとを具備することを特徴とす
   る電圧発生回路。 １０、第１の電源電圧と上記出力ノードとの間ならびに
   上記出力ノードと第２の電源電圧との間には、さらに、
   上記第１１又は第１２のＭＯＳＦＥＴとそれぞれ電流ミ
   ラー形態とされかつその合計コンダクタンスが上記第１
   １及び第１２の合計コンダクタンスと所定の比率とされ
   る第２導電型の第１６のＭＯＳＦＥＴならびに第１導電
   型の第１７のＭＯＳＦＥＴがそれぞれ設けられるもので
   あって、上記第１７のＭＯＳＦＥＴのウェル領域は、そ
   のドレインに結合されるものであることを特徴とする特
   許請求の範囲第９項記載の電圧発生回路。 １１、上記電圧発生回路は、半導体記憶装置に含まれる
   ものであって、その電圧値が第１及び第２の電源電圧間
   の電位差のほぼ二分の一とされる所定の内部電圧を形成
   するためのものであることを特徴とする特許請求の範囲
   第９項又は第１０項記載の電圧発生回路。 １２、第１の電源電圧と第４の内部ノードとの間に設け
   られる第１導電型の第１８のＭＯＳＦＥＴと、上記第４
   の内部ノードと第２の電源電圧との間に設けられる第２
   導電型の第１９のＭＯＳＦＥＴと、上記第４の内部ノー
   ドと上記第１８あるいは第１９のＭＯＳＦＥＴのドレイ
   ンとの間に設けられるヒューズ手段とを含む第１のヒュ
   ーズ論理ゲート回路を具備することを特徴とするヒュー
   ズ回路。 １３、上記ヒューズ回路は、さらに、上記第１のヒュー
   ズ論理ゲート回路と同一の回路構成とされる第２のヒュ
   ーズ論理ゲート回路と、上記第１及び第２のヒューズ論
   理ゲート回路の出力信号を受ける２入力の排他的論理和
   回路とを具備することを特徴とする特許請求の範囲第１
   ２項記載のヒューズ回路。 １４、上記ヒューズ回路は、半導体記憶装置の冗長回路
   に含まれるものであって、上記ヒューズ手段は、レーザ
   ビームにより選択的に切断されるものであることを特徴
   とする特許請求の範囲第１２項又は第１３項記載のヒュ
   ーズ回路。 １５、リフレッシュ周期の異なる複数のセルフリフレッ
   シュモードを有することを特徴とする半導体記憶装置。 １６、上記セルフリフレッシュモードの一つは、上記半
   導体記憶装置が比較的長い間非選択状態とされるとき所
   定の起動制御信号に従って選択的に実施されるＰＳリフ
   レッシュモードであり、上記セルフリフレッシュモード
   の他の一つは、実質的に上記半導体記憶装置のアクセス
   の間をぬって間欠的に実施されるＶＳリフレッシュモー
   ドであることを特徴とする特許請求の範囲第１５項記載
   の半導体記憶装置。 １７、上記ＰＳリフレッシュモードにおけるリフレッシ
   ュ周期は、上記ＶＳリフレッシュモードにおけるリフレ
   ッシュ周期より長くされることを特徴とする特許請求の
   範囲第１５項又は第１６項記載の半導体記憶装置。 １８、所定の条件に従って異なる意味を持つ内部信号が
   選択的に伝達される複数の信号線と、上記信号線を伝達
   される内部信号の意味を示す内部制御信号が伝達される
   制御信号線とを具備することを特徴とする半導体記憶装
   置。 １９、上記信号線は、Ｙプリデコーダにより形成される
   プリデコード信号あるいはＹ系冗長回路により形成され
   る冗長データ線選択信号を、選択的にＹデコーダに伝達
   するためのものであることを特徴とする特許請求の範囲
   第１８項記載の半導体記憶装置。 ２０、その非選択時において、第１及び第２の電源電圧
   間の電位差のほぼ二分の一とされる所定のレベルにプリ
   チャージされ、その選択時において、指定される相補デ
   ータ線が選択的に接続されるコモンＩ／Ｏ線と、第１の
   電源電圧と上記コモンＩ／Ｏ線の非反転及び反転信号線
   との間に設けられ上記指定される相補データ線が接続さ
   れる直前に一時的にオン状態とされる一対のプリセット
   ＭＯＳＦＥＴとを具備することを特徴とする半導体記憶
   装置。 ２１、そのゲートに、冗長ワード線又は冗長データ線に
   割り当てられた不良アドレスの対応するビットとメモリ
   アクセスに際して指定される入力アドレスの対応するビ
   ットとが一致したことを判定する冗長アドレス比較回路
   の出力信号を受ける複数のＭＯＳＦＥＴが、直列結合さ
   れてなる複数の一致検出回路と、上記一致検出信号の実
   質的な出力信号を受ける実質的な論理和回路とを含む冗
   長回路を具備することを特徴とする半導体記憶装置。 ２２、上記一致検出回路のそれぞれを構成する複数の上
   記冗長アドレス比較回路は、それぞれ半導体基板面の近
   接した位置に配置されるものであることを特徴とする特
   許請求の範囲第２１項記載の半導体記憶装置。 ２３、それぞれ対をなしかつ対をなす二つがそれぞれ線
   対称に配置される複数のメモリアレイと、上記対をなす
   二つのノモリアレイによって共有されこれらのメモリア
   レイを串刺しするように貫通して配置されるとともにこ
   れらのメモリアレイの中間において非反転及び反転信号
   線が互いに交差されるコモンＩ／Ｏ線とを具備すること
   を特徴とする半導体記憶装置。 ２４、上記コモンＩ／Ｏ線は、対応する二つのメモリア
   レイの中間及びその両方の外側において、イコライズさ
   れることを特徴とする特許請求の範囲第２３項記載の半
   導体記憶装置。 ２５、平行して配置される複数の相補データ線を含むメ
   モリアレイと、上記相補データ線に対応して設けられそ
   のゲート及びドレインがそれぞれ互いに交差結合される
   とともにそのドレインが対応する上記相補データ線の非
   反転及び反転信号線にそれぞれ結合されかつそのソース
   が第１又は第２のコモンソース線にそれぞれ共通結合さ
   れる第１導電型の第１８及び第１９のＭＯＳＦＥＴなら
   びに第２導電型の第２０及び第２１のＭＯＳＦＥＴを含
   むセンスアンプとを具備する半導体記憶装置において、
   隣接する上記センスアンプを構成する上記第１８及び第
   １９あるいは上記第２０及び第２１のＭＯＳＦＥＴのド
   レインを、実質的に上記コモンソース線として作用する
   金属配線層を介して共通結合するとともに、各ドレイン
   を構成する拡散層を延長することによってそれぞれ共通
   結合することを特徴とするレイアウト方式。 ２６、上記金属配線層は、アルミニウム又はその合金に
   よって形成されることを特徴とする特許請求の範囲第２
   ５項記載のレイアウト方式。 ２７、半導体基板面に分散して配置される複数のメモリ
   アレイと、上記メモリアレイに対応して設けられかつ対
   応する上記メモリアレイにそれぞれ近接して配置される
   複数のデコーダと、対応する複数のアドレス信号をもと
   に所定のプリデコード信号を形成するプリデコーダと、
   対応する所定の選択信号に従って上記プリデコード信号
   を選択的に対応する上記デコーダに伝達する複数のドラ
   イバとを具備する半導体記憶装置において、上記ドライ
   バを、対応する上記デコーダにそれぞれ近接して配置す
   ることを特徴とするレイアウト方式。 ２８、上記デコーダ及びプリデコーダは、データ線を選
   択するためのカラムアドレスに対応して設けられるもの
   であることを特徴とする特許請求の範囲第２７項記載の
   レイアウト方式。 ２９、半導体基板面の一方又は他方の中心線をはさんで
   線対称に配置されかつ線対称に配置される各対の共通の
   欠陥救済に供される複数の冗長ワード線及び／又は冗長
   データ線をそれぞれ含む複数のメモリアレイを具備する
   半導体記憶装置において、上記メモリアレイの上記各対
   に含まれる複数の冗長ワード線及び／又は冗長データ線
   を、対応する上記中心線を軸として線対称とされる順序
   で配置することを特徴とするレイアウト方式。 ３０、上記複数の冗長ワード線及び／又は冗長データ線
   は、対応する上記メモリアレイの外側にまとめて配置さ
   れることを特徴とする特許請求の範囲第２９項記載のレ
   イアウト方式。 ３１、複数のヒューズ手段を含みかつ上記ヒューズ手段
   が選択的に切断されることでその出力信号の周期が選択
   的に切り換えられる信号発生回路と、複数の外部端子を
   介して供給される入力信号に従って所定の動作を行う他
   の内部回路とを具備する半導体集積回路装置において、
   所定のテストモードが指定されるとき、上記外部端子の
   一部又は全部を介して供給される複数の試験選択信号に
   従って対応する上記ヒューズ手段が切断された状態を等
   価的かつ選択的に設定し、上記出力信号の周期を選択的
   に切り換えうることを特徴とするテスト方式。 ３２、上記半導体集積回路装置は、半導体記憶装置であ
   り、上記信号発生回路は、所定のパルス信号を計数する
   ことで上記出力信号を所定の周期で形成するリフレッシ
   ュタイマーカウンタ回路であり、上記出力信号は、上記
   半導体記憶装置のリフレッシュ動作を起動するためのも
   のであって、上記ヒューズ手段は、上記リフレッシュタ
   イマーカウンタ回路の計数初期値を選択的に設定するた
   めのものであることを特徴とする特許請求の範囲第３１
   項記載のテスト方式。 ３３、上記試験選択信号は、上記半導体記憶装置の所定
   のアドレス入力端子を介して供給されるものであること
   を特徴とする特許請求の範囲第３１項又は第３２項記載
   のテスト方式。 ３４、起動制御信号が所定の組み合わせとされることで
   複数のワード線に関するリフレッシュ動作を自律的に実
   行するセルフリフレッシュモードを有し、上記セルフリ
   フレッシュモードにおいて上記リフレッシュ動作を所定
   の周期で起動するためのタイミング信号を形成する信号
   発生回路と、リフレッシュすべきワード線のアドレスを
   順次指定するリフレッシュカウンタとを具備する半導体
   記憶装置において、所定のテストモードが指定されると
   き、上記タイミング信号が実質的に無効とされ、代わっ
   て所定の外部端子を介して供給される所定の試験制御信
   号に従って上記リフレッシュ動作を起動しうることを特
   徴とするテスト方式。 ３５、上記試験制御信号は、上記半導体記憶装置の所定
   のアドレス入力端子を介して供給されるものであること
   を特徴とする特許請求の範囲第３４項記載のテスト方式
   。 ３６、上記テストモードにおいて、上記リフレッシュカ
   ウンタの動作は実質的に停止され、リフレッシュすべき
   ワード線のアドレスは、他の所定のアドレス入力端子を
   介して外部から指定されることを特徴とする特許請求の
   範囲第３４項又は第３５項記載のテスト方式。 ３７、複数の外部端子に、その絶対値が第１及び第２の
   電源電圧間の電位差より大きくされる所定の高電圧が選
   択的に組み合わされて供給されることで、そのテストモ
   ードが選択的に指定されることを特徴とするテスト方式
   。 ３８、上記テスト方式は、半導体記憶装置に用いられる
   ものであって、上記半導体記憶装置は、上記外部端子の
   いずれかに上記高電圧が供給されることで、そのテスト
   モードを判定し、かつ対応するテストモードによる実質
   的な試験動作を開始するものであることを特徴とする特
   許請求の範囲第３７項記載のテスト方式。