JPH02246335A - テープ組立体をボンドさせた半導体装置及びその製造方法 - Google Patents
テープ組立体をボンドさせた半導体装置及びその製造方法Info
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- JPH02246335A JPH02246335A JP2028648A JP2864890A JPH02246335A JP H02246335 A JPH02246335 A JP H02246335A JP 2028648 A JP2028648 A JP 2028648A JP 2864890 A JP2864890 A JP 2864890A JP H02246335 A JPH02246335 A JP H02246335A
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- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、集積回路(IC)装置上のボンディングパッ
ドへの接続部を形成する技術に関するものである。
ドへの接続部を形成する技術に関するものである。
従来技術
モノリシックシリコンIC装置は、通常、個々のチップ
の周辺部の周りに配設されるアルミニウム膜ボンディン
グパッドのアレイを使用している。
の周辺部の周りに配設されるアルミニウム膜ボンディン
グパッドのアレイを使用している。
複数個のIcチップを有するシリコンウェハを処理して
全てのボンディングパッド上に同時的にバンプを形成す
るのが一般的である。典型的には、これらのバンプは、
テープ自動化ボンディング(TAB)プロセスにおいて
金、銀又は銅から構成される。銅テープフィンガは、チ
ップをウェハから切り取った後に、これらのパンブヘボ
ンディングされる。一方、これらのバンプは、半田から
構成されており、且つフリップチップ組立手法が使用さ
れる。この場合、チップが反転され、従って半田バンプ
はプリント配線した基板上のトレースに対面する。これ
らのチップは、基板に対して押圧され、且つ熱が付与さ
れて半田を溶融させ、チップを基板にボンディングさせ
る。
全てのボンディングパッド上に同時的にバンプを形成す
るのが一般的である。典型的には、これらのバンプは、
テープ自動化ボンディング(TAB)プロセスにおいて
金、銀又は銅から構成される。銅テープフィンガは、チ
ップをウェハから切り取った後に、これらのパンブヘボ
ンディングされる。一方、これらのバンプは、半田から
構成されており、且つフリップチップ組立手法が使用さ
れる。この場合、チップが反転され、従って半田バンプ
はプリント配線した基板上のトレースに対面する。これ
らのチップは、基板に対して押圧され、且つ熱が付与さ
れて半田を溶融させ、チップを基板にボンディングさせ
る。
TAB手法においては、テープフィンガは、熱圧着(T
C)ボンディングさせることが可能であるか、又はテー
プフィンガをバンプに対してリフロー(再流動)半田付
けさせることが可能である。
C)ボンディングさせることが可能であるか、又はテー
プフィンガをバンプに対してリフロー(再流動)半田付
けさせることが可能である。
リフロー半田付けの場合、銅テープフィンガを錫でメッ
キし且つ金のバンプを使用するか又は銅バンプを金メッ
キすることが一般的である。これらのフィンガは、バン
プに対して押圧し、且つ熱を付与して金−錫共晶を超え
る。金と錫は結合して、共晶半田を形成し、それは該銅
を該バンプヘボンディングさせる。
キし且つ金のバンプを使用するか又は銅バンプを金メッ
キすることが一般的である。これらのフィンガは、バン
プに対して押圧し、且つ熱を付与して金−錫共晶を超え
る。金と錫は結合して、共晶半田を形成し、それは該銅
を該バンプヘボンディングさせる。
これらの従来の各方法は幾つかの欠点を有している。半
田バンプを使用する場合、バンプが溶融して、その元の
幾何学的形状を喪失する場合がある。更に、半田バンプ
は、TABと親近性がない。
田バンプを使用する場合、バンプが溶融して、その元の
幾何学的形状を喪失する場合がある。更に、半田バンプ
は、TABと親近性がない。
なぜならば、プリント配線基板が必要とされるからであ
る。メタルフィンガをバンプへ取付けるためのTCプロ
セスは、かなりの圧力を必要とする。
る。メタルフィンガをバンプへ取付けるためのTCプロ
セスは、かなりの圧力を必要とする。
多(の場合、特に多数のリードを持ったICチップの場
合、付加される圧力によって発生される応力が信頼性に
悪影響を与える場合がある。錫メッキしたTABテープ
の場合、そのテープを格納する場合には、特別の処理を
行なわねばならない。
合、付加される圧力によって発生される応力が信頼性に
悪影響を与える場合がある。錫メッキしたTABテープ
の場合、そのテープを格納する場合には、特別の処理を
行なわねばならない。
更に、錫ホイスカが形成されて、組立てた装置に対して
障害を発生することがある。完成した装置の中において
部表面が露出される場合には、錫ホイスカがリードを形
成したりリードを短絡したりすることがある。最後に、
錫は印加電圧の存在下においてエレクトロマイグレーシ
ョンを発生し且つリードの短絡を発生することがある。
障害を発生することがある。完成した装置の中において
部表面が露出される場合には、錫ホイスカがリードを形
成したりリードを短絡したりすることがある。最後に、
錫は印加電圧の存在下においてエレクトロマイグレーシ
ョンを発生し且つリードの短絡を発生することがある。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、半導体ICチップボ
ンディングパッドと組立テープのメタルフィンガとの間
にコンタクトを形成するためのメタリゼーション技術を
提供することを目的とする。本発明の別の目的とすると
ころは、小さな力でコンタクトを形成する方法が得られ
るようにメタルテープフィンガを半導体ICチップボン
ディングバッド上のバンプヘリフロー半田付けを使用す
る技術を提供することである。本発明の更に別の目的と
するところは、ICチップ上のボンディングパッドの各
々の上に金バンプを形成し且つ該バンプを錫層及び薄い
金層で被覆しコンタクトを金メッキした銅テープフィン
ガへ形成し、その際に金−錫共晶半田を加熱によって形
成し鎖部を完全に消費し且つ不当な圧力を付与すること
なしに銅フィンガを金バンプへ合体させる技術を提供す
ることである。
した如き従来技術の欠点を解消し、半導体ICチップボ
ンディングパッドと組立テープのメタルフィンガとの間
にコンタクトを形成するためのメタリゼーション技術を
提供することを目的とする。本発明の別の目的とすると
ころは、小さな力でコンタクトを形成する方法が得られ
るようにメタルテープフィンガを半導体ICチップボン
ディングバッド上のバンプヘリフロー半田付けを使用す
る技術を提供することである。本発明の更に別の目的と
するところは、ICチップ上のボンディングパッドの各
々の上に金バンプを形成し且つ該バンプを錫層及び薄い
金層で被覆しコンタクトを金メッキした銅テープフィン
ガへ形成し、その際に金−錫共晶半田を加熱によって形
成し鎖部を完全に消費し且つ不当な圧力を付与すること
なしに銅フィンガを金バンプへ合体させる技術を提供す
ることである。
構成
本発明は、金−錫共晶半田を使用して、銅メタルフィン
ガを金バンプへ取付けるためにリフロー半田を使用する
技術に関するものである。この金バンプは、従来のレジ
ストマスク方法を使用して電着される。この金バンプの
上部は、制御した厚さの錫層及び金の薄い層で被覆され
る。該銅フィンガを、耐腐蝕性金層で被覆する。従って
、該フィンガが該バンプに対して押圧されている時に、
金対金のコンタクトが存在する。次いで、該フィンガを
錫−金共晶温度以上に加熱し、その時に、該バンプ上の
錫メッキが金と結合し且つ液体相を形成して該銅フィン
ガを該金バンプへ合体させるリフロー半田を供給する。
ガを金バンプへ取付けるためにリフロー半田を使用する
技術に関するものである。この金バンプは、従来のレジ
ストマスク方法を使用して電着される。この金バンプの
上部は、制御した厚さの錫層及び金の薄い層で被覆され
る。該銅フィンガを、耐腐蝕性金層で被覆する。従って
、該フィンガが該バンプに対して押圧されている時に、
金対金のコンタクトが存在する。次いで、該フィンガを
錫−金共晶温度以上に加熱し、その時に、該バンプ上の
錫メッキが金と結合し且つ液体相を形成して該銅フィン
ガを該金バンプへ合体させるリフロー半田を供給する。
錫の体積は、該銅フィンガ上の錫及び金の上の金の被覆
を完全に吸収するように選択されている。該共晶を形成
するのに必要とされる付加的な金は、該バンプから吸収
されて、全ての錫を完全に共晶合金へ変換させる。
を完全に吸収するように選択されている。該共晶を形成
するのに必要とされる付加的な金は、該バンプから吸収
されて、全ての錫を完全に共晶合金へ変換させる。
該半田が固化された後、コンタクト部分内には露出され
た錫は存在しない。
た錫は存在しない。
金バンプを形成する場合、露出したアルミニウムボンデ
ィングパッドを有するシリコンウェハは、アルミニウム
層とニッケルバナジウム合金層と金層のそれぞれの逐次
的な薄い層で完全に被覆されている。これらの層は、金
バンプの下側に存在し且つ電気メッキすることが可能な
導電性表面を提供する。次いで、このウェハを、バンプ
を形成する箇所に開口を有するホトレジストで被覆する
。
ィングパッドを有するシリコンウェハは、アルミニウム
層とニッケルバナジウム合金層と金層のそれぞれの逐次
的な薄い層で完全に被覆されている。これらの層は、金
バンプの下側に存在し且つ電気メッキすることが可能な
導電性表面を提供する。次いで、このウェハを、バンプ
を形成する箇所に開口を有するホトレジストで被覆する
。
次いで、所望のバンプ厚さに金を電着させる。次いで、
該金バンプの上に制御した厚さの錫を電着し、次いで金
の被覆を形成する。この最終的な被覆は、薄くされるが
、該ウェハ上の金オーバーコートよりも厚くされる。次
いで、該ホトレジストを除去し、その際に錫と金のオー
バーコートを有する金バンプを残存させる。この時点に
おいて、化学釣合エッチを使用してウェハ基板金被覆を
除去する。これを完了すると、該バンプ上に金の薄い層
が残存する。なぜならば、それはもともとより厚く形成
されていたからである。次いで、2番目の化学的エツチ
ングを使用して、ニッケル−バナジウム層を除去し、且
つ3番目の化学的エツチングを使用して、アルミニウム
層を選択的に除去する。その結果、該バンプはコンタク
トを行なうための準備がなされる。
該金バンプの上に制御した厚さの錫を電着し、次いで金
の被覆を形成する。この最終的な被覆は、薄くされるが
、該ウェハ上の金オーバーコートよりも厚くされる。次
いで、該ホトレジストを除去し、その際に錫と金のオー
バーコートを有する金バンプを残存させる。この時点に
おいて、化学釣合エッチを使用してウェハ基板金被覆を
除去する。これを完了すると、該バンプ上に金の薄い層
が残存する。なぜならば、それはもともとより厚く形成
されていたからである。次いで、2番目の化学的エツチ
ングを使用して、ニッケル−バナジウム層を除去し、且
つ3番目の化学的エツチングを使用して、アルミニウム
層を選択的に除去する。その結果、該バンプはコンタク
トを行なうための準備がなされる。
次いで、該ウニI\をダイシングしてチップに分割し、
該チップはTABを使用して個別的に組立てられる。銅
組立テープは、最初、金で被覆し、従って、該テープフ
ィンガを該バンプに対して軽く押圧すると、金対金コン
タクトが得られる。このステップは、非常に低い圧力で
行なわれる。なぜならば、それはボンディングを行なわ
ないからである。ボンディング装置をテープフィンガに
対して軽く押圧させ、且つその温度を迅速的にフィンガ
温度を280℃共品以上に上昇させるレベルへ上昇させ
る。金−錫共晶が形成され、その際に全ての錫を吸収す
る。冷却されると、該共晶は銅フィンガを全バンプへボ
ンディングする半田を形成する。
該チップはTABを使用して個別的に組立てられる。銅
組立テープは、最初、金で被覆し、従って、該テープフ
ィンガを該バンプに対して軽く押圧すると、金対金コン
タクトが得られる。このステップは、非常に低い圧力で
行なわれる。なぜならば、それはボンディングを行なわ
ないからである。ボンディング装置をテープフィンガに
対して軽く押圧させ、且つその温度を迅速的にフィンガ
温度を280℃共品以上に上昇させるレベルへ上昇させ
る。金−錫共晶が形成され、その際に全ての錫を吸収す
る。冷却されると、該共晶は銅フィンガを全バンプへボ
ンディングする半田を形成する。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
第1図において、基板10は、多数のIC装置を形成す
べき半導体ウェハの一部を表わしている。
べき半導体ウェハの一部を表わしている。
実際上、基板10は、典型的には、実際の半導体基板の
上に存在する表面乃至はフィールド酸化物である。図示
してないが、各ICは、一連のボンディングパッドを有
しており、それらはICの外部の電気的要素への接続を
行なうためにコンタクトされるべきものである。要素1
1は、その様な一つのボンディングパッドを表わしてい
る。典型的には、それはアルミニウム層である。
上に存在する表面乃至はフィールド酸化物である。図示
してないが、各ICは、一連のボンディングパッドを有
しており、それらはICの外部の電気的要素への接続を
行なうためにコンタクトされるべきものである。要素1
1は、その様な一つのボンディングパッドを表わしてい
る。典型的には、それはアルミニウム層である。
次いで、第2図に示した如く、ウェハを、逐次的に、ア
ルミニウム層14、ニッケル−バナジウム合金層15、
金層16でコーティング即ち被覆する。これらの層がそ
れぞれ、約6000.2000.200OAの厚さであ
ることが望ましい。
ルミニウム層14、ニッケル−バナジウム合金層15、
金層16でコーティング即ち被覆する。これらの層がそ
れぞれ、約6000.2000.200OAの厚さであ
ることが望ましい。
該アルミニウム層はボンディングパッド11とコンタク
トし且つ基板に良好に付着し、ニッケル−バナジウム合
金は安定なバリヤ層を形成し、且つ該金層は爾後の層を
受付ける導電性の耐酸化封止層を与えている。これら三
つの層は、好適には、真空を破壊することなしに真空付
着室内において三つの別々の供給源から順番に真空付着
させる。
トし且つ基板に良好に付着し、ニッケル−バナジウム合
金は安定なバリヤ層を形成し、且つ該金層は爾後の層を
受付ける導電性の耐酸化封止層を与えている。これら三
つの層は、好適には、真空を破壊することなしに真空付
着室内において三つの別々の供給源から順番に真空付着
させる。
従って、層14−16は、ウェハ上に金属性連続体を形
成する。
成する。
次いで、第3図に示した如く、バッド11上に中心を合
わせたアパーチャ18を持ったマスクとして、ホトレジ
スト層17をウェハに付与する。
わせたアパーチャ18を持ったマスクとして、ホトレジ
スト層17をウェハに付与する。
層14−16はウェハ上の導電性連続体を形成している
ので、爾後の層は電着によって形成することが可能であ
る。金バンプ19を図示した如く電着形成することが可
能である。バンプ19は、約30ミクロンの厚さであり
且つ、pHが9゜5である亜硫酸金電解液及び約54A
/m’ (ASM)の電流密度を使用して形成するこ
とが可能である。
ので、爾後の層は電着によって形成することが可能であ
る。金バンプ19を図示した如く電着形成することが可
能である。バンプ19は、約30ミクロンの厚さであり
且つ、pHが9゜5である亜硫酸金電解液及び約54A
/m’ (ASM)の電流密度を使用して形成するこ
とが可能である。
このメッキを約110分継続して行なう。次いで、ウェ
ハを脱イオン化水で2分間リンスする。次いで、約3分
間の間約1108ASで処理さ°れるスルフォン酸電解
液を使用して約3.65ミクロンの厚さに錫層20を電
着する。次いで、脱イオン化水において5分間リンスす
る。次いで、約3分の間、約54ASMの電流密度でシ
アン化金電解液内において金層21を約0.6ミクロン
の厚さに電着させる。次いで、5分間、脱イオン化水で
リンスし、且つ乾燥する。
ハを脱イオン化水で2分間リンスする。次いで、約3分
間の間約1108ASで処理さ°れるスルフォン酸電解
液を使用して約3.65ミクロンの厚さに錫層20を電
着する。次いで、脱イオン化水において5分間リンスす
る。次いで、約3分の間、約54ASMの電流密度でシ
アン化金電解液内において金層21を約0.6ミクロン
の厚さに電着させる。次いで、5分間、脱イオン化水で
リンスし、且つ乾燥する。
好適な方法における重要な点は、金層21が金層16よ
りも厚いということである。そうすることにより、次の
シーケンスにおいて、全ての層21を除去することなし
に層16を完全にエツチング除去することが可能である
からである。ウェハを、約30秒の間、40−50℃で
シアン化物剥離器内に浸漬することにより層16を除去
する。
りも厚いということである。そうすることにより、次の
シーケンスにおいて、全ての層21を除去することなし
に層16を完全にエツチング除去することが可能である
からである。ウェハを、約30秒の間、40−50℃で
シアン化物剥離器内に浸漬することにより層16を除去
する。
これにより、約400OAの金を除去し、それは、全て
の層16が除去されることを補償する。しかしながら、
それは、約200OAの層21を残存させる。その次に
、脱イオン化水において5分間リンスを行なう。次いで
、硝酸と酢酸と過酸化水素の混合物内にウェハを約15
秒間浸漬することによってニッケル−バナジウム合金層
15を除去する。次いで、5分間脱イオン化水でリンス
する。
の層16が除去されることを補償する。しかしながら、
それは、約200OAの層21を残存させる。その次に
、脱イオン化水において5分間リンスを行なう。次いで
、硝酸と酢酸と過酸化水素の混合物内にウェハを約15
秒間浸漬することによってニッケル−バナジウム合金層
15を除去する。次いで、5分間脱イオン化水でリンス
する。
次いで、燐酸と酢酸の混合物内に15秒間浸漬すること
によりアルミニウム層14を除去する。次いで、5分間
脱イオン化水でリンスし、且つ乾燥させる。その結果、
第5図に示した如き構成が得られる。注意すべきことで
あるが、金のエツチングは、多少バンプ構成体をアンダ
ーカットしている。しかしながら、この様なアンダーカ
ットが存在するとしても、それはほとんど影響のないも
のである。
によりアルミニウム層14を除去する。次いで、5分間
脱イオン化水でリンスし、且つ乾燥させる。その結果、
第5図に示した如き構成が得られる。注意すべきことで
あるが、金のエツチングは、多少バンプ構成体をアンダ
ーカットしている。しかしながら、この様なアンダーカ
ットが存在するとしても、それはほとんど影響のないも
のである。
第5図は、更に、完成したバンプ構成体の上に位置させ
た銅フィンガ端部22を示している。それは、典型的に
は、約0.75ミクロンの厚さの金層23で被覆されて
いる。ボンディング動作において、ボンディング装置2
4を使用して、金被覆した銅フィンガを錫及び金で被覆
した金バンプ表面に対して軽く押圧させる。ボンディン
グ装置を1秒以内で迅速に約500℃へ加熱し次いで冷
却させる。銅フィンガの温度が約280℃を超えると、
金−錫共晶が形成され、且つ金は錫と混合して、液体相
を形成し、それは銅フィンガと金バンプとの間に存在す
る。
た銅フィンガ端部22を示している。それは、典型的に
は、約0.75ミクロンの厚さの金層23で被覆されて
いる。ボンディング動作において、ボンディング装置2
4を使用して、金被覆した銅フィンガを錫及び金で被覆
した金バンプ表面に対して軽く押圧させる。ボンディン
グ装置を1秒以内で迅速に約500℃へ加熱し次いで冷
却させる。銅フィンガの温度が約280℃を超えると、
金−錫共晶が形成され、且つ金は錫と混合して、液体相
を形成し、それは銅フィンガと金バンプとの間に存在す
る。
ボンディング温度が上昇して共晶溶融物を形成すると、
層20内の錫が最初に層21内の金と結合し且つフィン
ガ22上の層23内の金と結合する。好適には、層20
内の錫の体積は、層21及び23内の金を完全に溶解す
るのに必要な量を超えるものである。次いで、共晶溶融
物を形成するのに必要な付加的な金はバンプ19から引
き出される。この様に、錫層20は完全に消費されて、
金−錫共晶合金24を形成する。この合金は溶融状態に
おいて、銅フィンガ22及び金バンプ19と直接コンタ
クトする。固化すると、フィンガ22は、第6図に示し
た如く、共晶合金24によってバンプ19に対してリフ
ロー半田付けされる。
層20内の錫が最初に層21内の金と結合し且つフィン
ガ22上の層23内の金と結合する。好適には、層20
内の錫の体積は、層21及び23内の金を完全に溶解す
るのに必要な量を超えるものである。次いで、共晶溶融
物を形成するのに必要な付加的な金はバンプ19から引
き出される。この様に、錫層20は完全に消費されて、
金−錫共晶合金24を形成する。この合金は溶融状態に
おいて、銅フィンガ22及び金バンプ19と直接コンタ
クトする。固化すると、フィンガ22は、第6図に示し
た如く、共晶合金24によってバンプ19に対してリフ
ロー半田付けされる。
上述した如き態様でボンディングされたテープフィンガ
の引張り強度は、TCギヤングボンディングを使用して
得られるボンディングと比べほぼ等しいか又はそれ以上
のものであることが判明した。
の引張り強度は、TCギヤングボンディングを使用して
得られるボンディングと比べほぼ等しいか又はそれ以上
のものであることが判明した。
ボンディングした後には、残存される錫は存在しない。
金−錫共晶半田は、ホイスカを形成することはなく、又
電圧を印加した場合にエレクトロマイグレーションを発
生することがないという点において安定している。
電圧を印加した場合にエレクトロマイグレーションを発
生することがないという点において安定している。
上述した実施例においては金バンプを使用しているが、
その他の均等物を使用することも可能である。例えば、
バンプ19は、銅から構成し、それを比較的薄い金の層
でオーバーコートしたものとすることが可能である。又
、バンプは、所望により、銀から構成することも可能で
ある。これらの変形例は、使用する金の量が少なく、従
ってコスト的には有利である。
その他の均等物を使用することも可能である。例えば、
バンプ19は、銅から構成し、それを比較的薄い金の層
でオーバーコートしたものとすることが可能である。又
、バンプは、所望により、銀から構成することも可能で
ある。これらの変形例は、使用する金の量が少なく、従
ってコスト的には有利である。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第1図はボンディングパッドを示したウェハ部分の概略
断面図、第2図は7連のメタル層で被覆された第1図の
ウェハ部分を示した概略図、第3図はボンディングパッ
ドの中心に位置した開口を有するホトレジストで被覆し
た第2図のウェハ部分を示した概略図、第4図はホトレ
ジスト開口内に電着させた金層と錫層と金層を有する第
3図のウェハ部分を示した概略図、第5図は半田付けの
準備がなされた銅フィンガと共に第4図のウェハ部分を
示した概略図、第6図は金−錫共晶半田を使用して金バ
ンプへ半田付けした銅フィンガを示した概略図、である
。 (符号の説明) 10:基板 11:ボンディングパッド 14ニアルミニウム層 15:ニッケル−バナジウム合金層 16:金層 17:ホトレジスト層 18ニアパーチヤ 19:バンプ 20:錫層 21:金層 22:銅フィンガ端部 23:金層 24:ボンディング装置
断面図、第2図は7連のメタル層で被覆された第1図の
ウェハ部分を示した概略図、第3図はボンディングパッ
ドの中心に位置した開口を有するホトレジストで被覆し
た第2図のウェハ部分を示した概略図、第4図はホトレ
ジスト開口内に電着させた金層と錫層と金層を有する第
3図のウェハ部分を示した概略図、第5図は半田付けの
準備がなされた銅フィンガと共に第4図のウェハ部分を
示した概略図、第6図は金−錫共晶半田を使用して金バ
ンプへ半田付けした銅フィンガを示した概略図、である
。 (符号の説明) 10:基板 11:ボンディングパッド 14ニアルミニウム層 15:ニッケル−バナジウム合金層 16:金層 17:ホトレジスト層 18ニアパーチヤ 19:バンプ 20:錫層 21:金層 22:銅フィンガ端部 23:金層 24:ボンディング装置
Claims (1)
- 【特許請求の範囲】 1、テープ組立体ボンド型半導体装置において、前記半
導体装置上に位置されており外側表面を持ったメタルバ
ンプ、組立体テープと関連するメタルテープフィンガ、
前記テープフィンガを前記バンプの前記外側表面へ接続
する金−錫共晶半田、を有しており、金属性錫が存在し
ないことを特徴とするテープ組立体ボンド型半導体装置
。 2、特許請求の範囲第1項において、前記バンプが金か
ら構成されており且つ前記メタルテープが銅から構成さ
れていることを特徴とするテープ組立体ボンド型半導体
装置。 3、特許請求の範囲第2項において、前記金バンプが前
記半導体装置上のアルミニウムボンディングパッドの上
に位置されていることを特徴とするテープ組立体ボンド
型半導体装置。 4、特許請求の範囲第3項において、更に、前記アルミ
ニウムボンディングパッドと前記金バンプとの間に位置
してアルミニウム層とニッケル−バナジウム合金層及び
金層を有することを特徴とするテープ組立体ボンド型半
導体装置。 5、表面上にアルミニウムボンディングパッドを持った
ボンド型半導体装置を製造する方法において、前記ボン
ディングパッドと整合してメタルバンプを形成し、前記
メタルバンプの上表面上に錫層を付着形成し、前記錫層
の上に金層を付着形成し、前記メタルバンプ上の前記金
層に対して金被覆した銅フィンガを押圧し、上記組立体
を前記金−錫共晶の溶融温度以上に加熱して前記錫を前
記金と結合させて前記銅フィンガ及び前記メタルバンプ
に当接する共晶液体相を形成し、該組立体を冷却して前
記銅フィンガを前記メタルバンプへ固定する、上記各ス
テップを有することを特徴とする方法。 6、特許請求の範囲第5項において、付着形成した錫の
体積は、加熱ステップの後に、前記錫が完全に共晶合金
へ変換されるように制御されていることを特徴とする方
法。 7、特許請求の範囲第5項において、前記メタルバンプ
が金から構成されていることを特徴とする方法。 8、特許請求の範囲第5項において、前記メタルバンプ
が銅から構成されており、その上に金の外側層が形成さ
れていることを特徴とする方法。 9、特許請求の範囲第5項において、前記バンプ形成の
前に、前記半導体を導電性膜で被覆し、且つ前記バンプ
をマスク内のアパーチャを介して電気メッキすることに
よって形成することを特徴とする方法。 10、特許請求の範囲第9項において、前記導電性膜が
、付着性金属からなる第一層と、バリヤメタルからなる
第二層と、導電性耐腐蝕性メタルからなる第三層の三つ
の層から構成されていることを特徴とする方法。 11、特許請求の範囲第10項において、前記層は、そ
れぞれ、逐次的な付着工程の間に真空を破壊することな
しに、真空室内において逐次的にアルミニウムと、ニッ
ケル−バナジウム合金と、金とを付着させることによっ
てそれぞれ形成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US308,704 | 1989-02-09 | ||
| US07/308,704 US4922322A (en) | 1989-02-09 | 1989-02-09 | Bump structure for reflow bonding of IC devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246335A true JPH02246335A (ja) | 1990-10-02 |
Family
ID=23195051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028648A Pending JPH02246335A (ja) | 1989-02-09 | 1990-02-09 | テープ組立体をボンドさせた半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4922322A (ja) |
| EP (1) | EP0382080B1 (ja) |
| JP (1) | JPH02246335A (ja) |
| KR (1) | KR0166967B1 (ja) |
| DE (1) | DE69026631D1 (ja) |
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| EP0382080A3 (en) | 1991-07-03 |
| EP0382080A2 (en) | 1990-08-16 |
| KR900013625A (ko) | 1990-09-06 |
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