JPH02246516A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野１
本発明は、高速、低消費電力、低雑音の半導体装置に関
する。
する。
【従来の技術１
従来の半導体装置を高速化する手段として、日経マイク
ロデバイス、１９８８年２月号、第５２頁から第８４頁
に記載されているようにＢ１ＣＭＯＳ技術が注目さねて
いる。 上記のＢｉＣＭＯ５技術とは、周知のごとくバイポーラ
トランジスタと０ＭＯＳとを基本回路内又は同一チップ
上で組合せた技術であり０ＭＯＳと同等の高集積性、低
電力性を維持したままバイポーラトランジスタの高電流
駆動能力を用いてＬＳＩの高速化を図るものである。 【発明が解決しようとする課題１ しかしながら、従来のＢｉＣＭＯＳ技術では０ＭＯ５に
比べ、たかだか２倍の高速化しかできない。このため、
例えばダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）を現在用いられている動作周波数２０〜３０ＭＨｚ
のＭＰＵ ｒＭＣ６８０２０（商品名、米国モトローラ
社）」やｒＡ８０３８６ （商品名、米国インテル社）
」と共に使うにはアクセス時間５０ｎｓ以下が必要とさ
れ、将来は更に高速化が望まれるが、従来のＢｉＣＭＯ
Ｓ技術を用いたＢｉＣＭＯＳＤＲＡＭでは動作速度の点
で限界がある。従って、今後の情報処理機器の更なる高
性能化に対しては従来のＢ１ＣＭＯＳ技術ではもはや対
応できない。 また近年、アナログ・ディジタル共存ＬＳＩの開発が盛
んであるが、このようなＬＳＩにもバイポーラの微小信
号検出能力を用いたＢｉＣＭＯＳ技術が注目されている
。しかし、従来のＢｉＣＭＯＳ技術ではディジタル部の Ｂ１ＣＭＯＳ回路の論理振幅が電源電圧（例えば５ｖ）
にほぼ等しく、しかも立上り／立下り波形が急便なため
電源線や隣接信号線に雑音電圧を誘起し、これが微小信
号を扱うアナログ部に結合し安定動作を損なうという問
題があった。 これらの原因はＢｉＣＭＯＳＬＳＩを構成する多数のＢ
ｉＣＭＯＳ回路の入出力信号が電源電圧とほぼ同等の大
振幅であるからである。これを解決するために、内部信
号の振幅を下げることが有効である。例えば、チップ外
部からのＥＣＬレベルの入力信号をバイポーラトランジ
スタのカレントスイッチ回路で受け、０．８ｖ〜１．６
Ｖ振幅の信号を発生し、この信号でデコーダ回路等の大
部分の内部回路を動作させることによりチップ全体の高
速、低雑音動作が期待できる。しかし、例えばＤＲＡＭ
、ＳＲＡＭにおいてメモリセルのワード線を駆動するに
は大振幅信号が必要となる。 よって、デコーダあるいはワードドライバでレベル変換
をするため、高速で低消費電力のレベル変換回路が必要
となる。 【課題を解決するための手段】 上記の目的を達成するため、本発明においては。 チップ外部との信号の授受を行なう入出力回路はバイポ
ーラ、又はＢｉＣＭＯＳ回路で構成し、このうち入力回
路ではＥＣＬ／ＴＴＬレベルの入力信号を受け、Ｏ，Ｓ
Ｖ〜１．６Ｖ振幅の信号を発生する。この信号でチップ
の大部分のＣＭＯＳ回路を低電圧で動作させることによ
りチップ全体の高速、低雑音動作を実現する。ＣＭＯＳ
回路の低電圧動作は微細化ＭＯＳトランジスタの耐圧低
下からも必要であり、たとえば１．５ｖ以下にとる。 しかしＭＯＳメモリのワード線信号には例えば２Ｖ以上
の高振幅信号が必要である。この低振幅から高振幅への
レベル変換回路として、同一導電形の第１．第２のＭＯ
Ｓトランジスタの各トランジスタのソースを第１の電源
に接続し、第１のトランジスタのゲートとドレイン及び
第２のトランジスタのゲートとを共通り接続したいわゆ
るカレントミラー構成とし、第１のトランジスタのドレ
インと第２の電源との間に第１の入力信号によって開閉
する第１のスイッチを設け、第２のトランジスタのドレ
インを出力端子としこの出力端子と第２の電源との間に
第２の入力信号によって開閉する第２のスイッチを設け
ることによって、小振幅の第１と第２の入力信号から大
振＠（第１の電源と第２の電源の電圧差）の出力信号を
高速に発生させるｅ ｔＪ’振幅の第１と第２の入力信
号の発生回路としては、バイポーラトランジスタを用い
たＥＣＬ回路又は低電圧動作ＣＭＯＳ回路がある。 上記第１、第２のスイッチがＭＯＳトランジスタで、そ
のＶＴＨ（Ｌきい値電圧）がＥＣＬ回路の出力振１１１
（例えば０．８ｖ〜１．６ｖ）よりも小さい場合には、
ＥＣＬ回路の出力で直接駆動することができる。あるい
はこの第１、第２のスイッチを低電圧動作ＣＭＯＳ回路
の出力で駆動することもできる。これらの方式は微細加
工技術が進み、例えばゲート長が０．３μｍでＶＴＨが
０．２Ｖともなるとますます重要になってくる。 【作用］ 上記のようなバイポーラＥＣＬ回路あるいは低電圧動作
ＣＭＯＳ回路とレベル変換回路とを組合せて、例えばＭ
ＯＳメモリセルアレーの駆動回路のみ大振幅出力とし、
ＬＳＩの他のほとんどの回路を小振幅動作させることに
より、高速、低消費電力、低雑音のＬＳＩを実現できる
。 （実施例１ 以下、本発明を実施例を用いて詳しく説明する。 第１図は１本発明の基本的な実施例を示したものである
。この図でＥＣＬ／ＴＴＬインタフェースの入力回路、
出力回路はバイポーラ、又はＢｉＣＭＯ３回路で構成し
外部印加の電源電圧（Ｖｃｃ、 ＶＥＥ）で動作させる
。内部の論理回路あるいはメモリはＣＭＯＳ回路で構成
し内部電源電圧ＶｃいＶＥ工等で動作させる。一方だけ
をｖＣＬあるいはＶＥよ、他方をＶＥＥあるいはＶｃｃ
で動作させてもよい。この内部回路は入力回路からの０
．８〜１．６ｖの入力信号を受けて低振幅で高速に動作
する。ＬＬ、Ｌｘは電圧変換回路で、Ｖｃｃより低くＶ
ＥＢより高い電圧Ｖｃ工、ＶＥ工等をＭＯ３あるいはバ
イポーラトランジスタを用いて発生する。なおＶｃｃよ
り高い電圧やＶＥＥより低い電圧をチャージポンピング
回路を用いれば発生することもできる。ＬいＬ２にバイ
ポーラトランジスタを用いれば電流供給能力の増大ある
いは電圧設定の高精度化に有利である。なお以下に述べ
る一連の実施例では特に断らない限り、集積回路はＥＣ
Ｌインタフェースで、その外部印加電圧はＶｃｃ（高置
圧電ｉ） ＝ Ｏ、ＶＥＥ （低電圧電源）＝−４，５
Ｖと仮定した。ＥＣＬ採用は着目するＬＳＴの高速化ば
かりでなく、システム全体の高速化にも効果が大きい。 なお将来のデバイス微細化によりデバイス耐圧が劣化す
る場合は外部印加電圧をさらに浅くする必要がある。本
発明は、ＶＥＥ＝−５，２Ｖを中心とする従来のＥＣＬ
電源電圧からＶｐＥ＝−３Ｖ程度の浅い電源電圧まで容
易に応用できる。 また本発明をＴＴＬインターフェースのＬＳＩに適用す
る場合は、第２図の様にＶＥＥ＝ＯＶとし、Ｖｃｃ＝３
〜５ｖと置き換え、さらに入出力回路を変更するだけで
よく、第１図の内部回路群はＥＣＬ／ＴＴＬ共通に使え
る。 第３図は第１図の内部回路群の信号電圧の外部印加電源
電圧ＶＥＥあるいはＶｃｃに対する依存性を描いたもの
である。第３図（ａ）（ｂ）（’ｃ）（ｄ）は共に信号
電圧はＧＮＤレベル（ＥＣＬではＶｃｃ、ＴＴＬではＶ
ＥＥ）を基準とする。そして（ａ）（ｂ）はＥＣＬイン
ターフェース、（ｃ）（ｄ）はＴＴＬインターフェース
の場合である。 この図のように（ａ）（ｂ）（ｃ）（ｄ）ともに信号振
＠（＝Ｈｉ ｇｈ−Ｌｏｗ）はＶＥＥあるいはＶｃｃの
変化に対し一定にして内部回路の速度あるいは動作余裕
度が電源電圧で変化しないようにすることが望ましい。 （ａ）（ｃ）は信号の高・低電圧をＶｃｃ基準で一定と
するものであり、通常のバイポーラカレントスイッチの
出力はこのようになる。（ｂ）（ｄ）は高・低電圧をＶ
ＥＥ基準で一定とするものである。（ａ）（ｃ）あるい
は（ｂ）（ｄ）のいずれにするかは第１図の電圧変換回
路りいＬ２の構成による。 第４図はメモリのデコーダ、ワードドライバ回路を想定
した内部回路の実施例である。この図において、Ｅはデ
コーダで、バイポーラトランジスタの例えばＥＣＬ回路
で発生させた信号を入力とし、この入力信号振幅とＭＯ
Ｓトランジスタのｌ ＶＴＨｌの差を利用して動作する
。■はレベル変換回路で、カレントミラー構成をとり小
振幅入力信号の論理をとって大振幅信号を発生する。０
はワードドライバで、負荷Ｃｗを大振幅で駆動する。 Ｖｃ工ＶＥ、は内部電源電圧、ＶＥＥは外部印加の低電
源電圧である０本実施例の特長は、Ｅに入力する小振ｌ
１ｌ（振幅Ｖｃエニーｅｘ）の入力信号で論理動作を行
なわせなからＷの大負荷を高振幅（振＠Ｖ ｃ Ｌ−Ｖ
ＥＥＩ：）で高速に駆動できることである。なお、特に
混乱を生じない限り以下ａＸ工〜ａｘｎ、 ＸＩＪ。 ＣＥ、φＰ、φＰ等は端子名と信号名とを兼ねて表シテ
ィるものとし、Ｖｃｚｐ ＶＥＩＩ ＶＣＣ，ＶＥＥ等
は、電源端子名、電源基、電圧の値を兼ねて表している
ものとする。 第４図Ｅにおいて、Ｍユ〜Ｍｎはｐチャネル形Ｍ○Ｓト
ランジスタ（以下ｐ ＭＯＳ Ｔ）で構成した論理和回
路であり、ｎチャネル形ＭＯＳトランジスタ（以下ｎ
ＭＯＳ Ｔ） ＶＥ工はプリチャージ用にあるａ ＶＣ
Ｃ＞ＶＣ，＞ＶＥ、＞ＶＥＢとなるように設定し、ｌＶ
ｃニーｖＥｉ１は小さな電圧差１例えば０．８ｖとする
。ａｘｅ〜ａＸｎ、ＸＩＪ、φＰ、φＰはアドレス入力
信号と、チップを動作させるか否かを決めるチップイネ
ーブル入力信号テ百（第４図では省略）から発生するｗ
ａｘ□〜ａｘｎの信号はその高レベルがｖｃｌであり、
φＰの信号はその低レベルがＶＥ、であり、共にＭＯＳ
Ｔのソース電圧と一致させている。この回路では、ａｘ
ｅ〜ａｘｎの論理和を小振幅のままとり、この結果をＮ
工に出力する。第４図のＩでは、ＭＩ４とＭＩ、とはカ
レントミラー回路を構成し１Ｍ１１とＭｌ、はＸＩＪと
Ｎ１の信号の論理積をとりこのカレントミラー回路を動
作させる回路である。なお、Ｍｌ□はプリチャージ用に
ある。この回路では、ＭＩ４のゲート幅Ｗ Ｉ 、とＭ
Ｉ！のゲート４１ Ｗ ｔ ｓの比をｍ ＝ Ｗ ｔ
、 ／ Ｗ Ｉ ４ （ｍ ＞１）とすると、ＭＩ４に
流れる電流のｍ倍の電流がＭ ！、に流れるｍ Ｘｌａ
ｇ Ｎ工、φＰの信号は小振幅（Ｖａｔ ＶＥｘ）で
ありその高レベルはＶＥ工である。 この回路では、ＸｉａとＮ１との論理積をとり、大振幅
（ＶｃニーＶＥＥ）のＮ２信号にレベル変換する。 第４図の０はＮ２を入力としＷを出力とするインバータ
回路であり、大きな負荷Ｃｗを駆動する。 ｐ Ｍ ＯＳ Ｔ Ｍ ０３は、雑音による誤動作を
防ぐため、出力Ｗから入力Ｎ２へ弱い帰還を掛けている
。 第５図は第４図の動作を説明するためのタイミング図で
ある。この図においてチップイネーブル入力信号ＣＥ（
第４図では省略）が高レベル（例えば−〇、８Ｖ）の時
チップ上の回路は待機状態であり、このとき人力ａＸ□
〜ａｘｎｐ ＸＩＪＩ φＰはすべて高レベル−２，Ｏ
Ｖ、φＰは低レベル−２゜８■であるとする。このため
、Ｅでは、Ｍ□〜Ｍわがすべてオフ、ＭＢ２がオンして
いるためＮ工はＶＥ工と等しい−２，８ｖとなっている
。工では、Ｍｌ、はオンしているがＭＩ、がオフしてい
るためＭＩ４には電流が流れず、よってＭＩ４とカレン
トミラー回路を構成するＭＩ、にも電流が流れず、Ｍ’
■。 がオンしているためＮ２は高レベル−２，０ｖとなって
いる。０では入力Ｎ２が−２，Ｏｖであるため出力Ｗは
低レベル−４，５ｖとなっている。 次に、チップイネーブル信号ＣＥが高レベルから低レベ
ル（例えば−１，６Ｖ）になると、Ｅにおいてプリチャ
ージ信号７丁は、−２，ＯＶから−２，８Ｖになりｗａ
Ｘｌ〜ａＸｎは外部アドレス入力信号によって各々−２
，Ｏｖから−２，８ｖに変化するか又は−２，０のまま
である。ａｘ□〜ａｘｎのうち少なくとも一つが−２，
ＯＶから−２，８Ｖに変化すると、Ｎ工は−２，８ｖか
ら−２，ＯＶに変化しく非選択状態）、全てのａｘ１〜
ａｌｎが−２，ＯＶのままである場合のみＮは−２，８
Ｖのままである（選択状態）。■においては、プリチャ
ージ信号φＰは−２，８ｖから−２，ＯＶに変化するた
めＭＩ３はオフする。■は外部アドレス入力信号によっ
て−２，Ｏｖから−２，８Ｖに変化する場合（選択状態
）と−２，ＯＶのまま変化しない場合（非選択状態）と
があある、テが−２，８ｖのままでありがっマπが−２
，８Ｖに変化する場合のみ、Ｍｌｏ、Ｍ１２両Ｍ○ＳＴ
がオンし電流が流れる。ここでも入力信号ノ小振幅（コ
コテは０．８Ｖ） とＭＯＳＴ（７）Ｖｒ。 （例えば０．２Ｖ）の差を利用して小振幅のまま論理積
をとっている。Ｍｌｌ、ＭＩ、に電流が流れる場合には
Ｍｌ、のゲート（ドレイン）電圧が上昇し、ＭＩ４がオ
ンする。このとき前述のようにＭｌ、のゲート幅をＭＩ
４のゲート幅のｍ倍に設定しておけば、ＭＩ、にはＭｘ
、のｍ倍の電流が流れる。よってＮ２を高速にＶｃｌ（
２，ＯＶ）からＶＥＥ（−４，５Ｖ）まで放電すること
ができる。このようにして、０．８ｖ振＠（高レベル−
２，ＯＶ、低レベル−２，８Ｖ）の入力信号から２．５
ｖ振幅（高レベル−２，ＯＶ、低レベル−４，５Ｖ）の
出力信号を発生することができる。Ｏでは、Ｎ２が−２
゜Ｏｖのまま（非選択状態）では出力Ｗは−４，５Ｖの
まま変化しないが、Ｎ２が−２，ＯＶから−４，５Ｖに
変化する（選択状態）と出力Ｗは−４，５Ｖから−２，
ＯＶに変化する。再び一ビ１が低レベルから高レベルに
なると、入力ａＸ□〜ａｘｎ、ＸＩＪ＋ φＰは全て−
２，ＯＶとなり、φＰは−２，８Ｖとなる。ＥではＭ２
〜Ｍ、がすべてオフ、ＭＥ□がオンするためＮが−２，
８ｖとなって次のサイクルに備え、工ではＭＩＬがオフ
しＭ＋３がオンするため、Ｎ２は−２，ＯＶとなり、こ
のためＯではＷは−４，５ｖとなる。 以上のようにして、本実施例によれば、Ｅで小振幅入力
信号の論理をとり、Ｉで大振幅信号にレベル変換し、０
で駆動能力を増し大負荷を高速に駆動することができる
。 なお１本実施例で待機状態のときにａｘ□〜ａｘｎｐＸ
ｘａが全て高レベル（又は低レベル）である場合を例に
とったのは、ダイナミック形ランダムアクセスメモリ（
ＤＲＡＭ）に適用することを想定したためである。周知
のようにＤＲＡＭでは待機時に全てのワード線（第１図
のＷに相当）を非選択状態にしなければならない。 第６図は、第４図のＥの部分だけを変形した本発明の他
の実施例である。第４図のＥでは入力ａｘ１〜ａｘｎの
信号の論理をとるのに並列に接続したｐＭＯｓＴで構成
したが、本実施例では、これを並列に接続したｎ Ｍ
ＯＳ Ｔ Ｍ□〜Ｍｎで構成した。Ｍｐはプリチャージ用にあり、
Ｍ ２１１ Ｍ ｚ□は出力信号図工を第４図のＥと同
じ極性にするためのインバータ回路である。本図の回路
Ｅの出力図工をそのまま第４図工に入力する。ａｏ、〜
ａｘｎの低レベルがＶＥ□であり、φＰの信号はその高
レベルがＶｃ工であり、共にＭＯＳＴのソース電圧と一
致させている。ここでＶｃ工。 ＶＥ工はチップ内部で外部印加電源ＶＣＣ，ＶＩＥＩＥ
より発生させた電圧であり、Ｖｃｃ＞ＶＣＩ＞ＶＥＬ＞
ＶＥＥとなるように設定し、ＩＶｃニーＶＥ工１は小さ
な電圧差例えば０．８■とする。本実施例の特長は、第
４図ＥのｐＭｏｓ’ｒ Ｍ工〜Ｍ０に換えて単位ゲー
ト幅あたりの即動能力の大きいｎＭＯＳＴＭ〜Ｍ、で論
理和回路を構成しその結果をインバータ回路で反転して
出力Ｅ工としたことにより、論理和回路をより小さなレ
イアウト面積で実現でき、またインバータ回路により図
工に大きな負荷が付いてもこれを高速に駆動できること
にある。 第７図は第６図の動作タイミング図である。最初ＣＥが
−２，ＯＶであり、φＰは−２，８Ｖ、ａ ＸＬ 〜ａ
ｘａは全て−２，８ｖ、このためＭ□〜ＭＩｌはオフ
、Ｍｐはオンしている。これにより、Ｎｏは−２、ＯＶ
ニフＩＪ チャー シサレ、Ｎ、は−２，８Ｖとなっ
ている。ＣＥが−０，８ｖから−１，６ｖに変化すると
、φＰが−２，８■がら−２，ＯＶに変化してＭｐはオ
フし、ａｘ工〜ａＸｎが外部アドレス入力信号に従って
各々−２，８■のまま留まるか又は−２，８ｖから−２
，ＯＶに変化する。 少なくとも一つが−２，８ｖから−２，Ｏｖに変化する
と、Ｎｏは−２，ＯＶがら−２，８ｖ１ｍ、Ｎ□は−２
，８ｖから−２，ＯＶに変化しく非選択状１ｍ）、全て
のａｘ１〜ａＸｎが−２，８ｖのままである場合のみＮ
、は−２，ＯＶ、可は−２，８■のままである（選択状
態）。再び■が−１，６Ｖから一〇、８Ｖに変化すると
、ａｘ□〜ａｘ１１は全て−１，６ｖとなり、φＰも−
１，６■となる。 よって、ＭＬ−Ｍｎはオフし、Ｍｐはオンするため、Ｎ
０１を全て−０，８Ｖ、Ｎ、は全て−１，６Ｖとなる。 以上により第４図Ｅと同じ出力が得られる。 第８図は、第４図のＥを変形した本発明の他の実施例で
ある。第４図のＥでは入力ａｘ工〜ａｘｎの論理を並列
に接続したｐＭＯｓＴ Ｍ工〜Ｍｎでとったが、本実
施例では、このＰＭＯＳＴ各々をカレントミラー回路を
用いた回路とした。すなわち、第４図Ｅでは例えばｐＭ
ＯｓＴ Ｍ工のゲートを直接をａｘｚで駆動して酊を
充電したのに対して、第８＠ではｐＭＯｓＴ Ｍ工の
ゲートにｐＭＯｓＴ Ｍｔ、及びｎＭＯｓＴ Ｎ２
１を接続して、Ｍ ｚ 、に流れる電流（ＭＬ工に流れ
る電流）をカレントミラー回路で増幅して五を駆動した
。前述のように、Ｍ工、のゲート幅をＷＬｉ、Ｍ□のゲ
ート幅をＷｌとすると、Ｍ工にはＭ １ ｚに流れる電
流のＷ、／ＷＬ工倍の電流が流れる。Ｍ２□〜Ｍ２ｏの
ソースはチップ内部で発生させた電源ＶＥ２に接続され
る。ＭＥｌはプリチャージトランジスタであり、そのソ
ースはチップ内部で発生させた電源ＶＥ工に接続される
。Ｖｃ工ＨＶＥ！１１ ＶＳ２はチップ内部で外部印加
電源Ｖ ｃｃ 、 Ｖ ＥＥより発生させた電圧であり
、Ｖｃｃ＞Ｖａｔ＞ＶＥ、＞ＶＥ、＞ＶＥＥとなるよう
に設定し、ｌＶｃｍ−ｖＥＬｌは小さな電圧差例えば０
．８Ｖとする。ＶＥ、の電圧をＶＥｌの電圧より低く設
定する理由は、動作時に、Ｍ１〜Ｍｎをより深くオンさ
せるためである。Ｎｏ工〜Ｎｌ、ｎの電圧は、Ｍ□、〜
Ｍ工。とＭ、１〜Ｍ２ｎとの駆動能力比で決まるため、
Ｍエエ〜Ｍ１ｎのゲート幅を極端に小さくするか或いは
Ｍ ２１〜Ｍ２ｎのゲート幅を極端に大きくする場合の
みＶＥ、とＶＥ、とは一致できる。一般にはＮｏ、〜Ｎ
、ｎの電圧はＶＥ２より高い電圧になるので、ＶＥ２は
低く設定するとよい。また、ａＸ□〜ａＸｎの低レベル
はＶＥオに、φＰの低レベルはｖＥｌに一致させる。本
実施例の特長は、論理和をとるＭ１〜Ｍｎ各々をカレン
トミラー回路を用いて高速に動作させたことにある。 第９図は第８図の回路の動作タイミング図である。ＣＥ
とａＸ□〜ａ口、φＰとのタイミング関係は第５図と同
じであり、詳しい説明は省略する。 これにより第４図Ｅと同様の出力が得られ、次段のレベ
ル変換回路工、能動回路○は同じ構成で良い。よって、
Ｅで小振幅入力信号の論理を取り、その結果を工で大振
幅の信号にレベル変換し、０で駆動能力を増幅して大負
荷を駆動する回路を構成することができる。 第１０図は、第４図のＥを変形した本発明の他の実施例
である。本実施例では論理和回路をｎＭ○ＳＴ Ｍ工
〜Ｍ、で構成しＭ工２９ＭＬ３からなるカレントミラー
回路で電流増幅し、出力ＮＬを駆動する。ＭＥ工はプリ
チャージトランジスタである。 内部電源電圧、信号電圧の設定ならびに動作は第８図、
第９図の実施例と同様である。第８図の実施例との違い
は、第８図はカレントミラー回路を介して論理和をとっ
ているのにたいして本実施例では論理和をとった後カレ
ントミラー回路で増幅している点が異なる。本実施例の
特長は、カレントミラー回路を用いて高速な論理和回路
を実現するとともに、第８図の実施例と比較して、部品
数を少なくできることにある。本実施例は第４図Ｅと同
じ機能を持ち同じ出力信号を発生できるため、第４図Ｅ
と同様に次段のレベル変換回路Ｉ、ｌＨ動回路０と接続
できる。よって、Ｅで小振幅入力信号の論理を取り、■
で大振幅信号にレベル変換し、０で駆動能力を増幅して
大負荷を駆動する回路を構成することができる。 以上、第１図の基本実施例のうち内部回路の低電圧０Ｍ
０３回路の具体例として第４図から第１０図にデコーダ
、ワードドライバ回路の実施例を説明したが、第４図の
Ｉ、Ｏはデコーダ、ワードドライバ回路以外にも、通常
のドライバ回路として用いることもできる。次にこの実
施例について述べる。 第１１図に本発明を通常のドライバとして用いた一実施
例を示す。第１１図（ａ）において、Ｍ２はプリチャー
ジ用にあり、Ｍ、、Ｍ、はＭｌのゲート入力によって動
作するカレントミラー回路を形成し、Ｍ、、Ｍ、は反転
出力のためのＣＭＯＳインバータ回路である。入力ＩＮ
とプリチャージ信号φＰの高レベルはＶＥ工てあり、こ
れらの信号振幅は例えば０，８Ｖとする。両者は独立の
信号でもよいが、互いに一方のインバータ出力であって
もよい０本実施例の第１の特長は、例えば０．８Ｖの如
き小振幅入力信号を受はカレントミラー回路でレベル変
換を行ない、出力には高レベルがＶｃい低レベルがＶＥ
Ｈの大振幅信号を発生することである。第２に、大負荷
Ｃｏを駆動するため最終段のＣＭＯＳインバータのＭＯ
Ｓゲート幅を大きくせざるをえないが、これをカレント
ミラーを用いることにより高速に駆動できることである
。これは。 カレントミラーにより大きな電流をＭ４に流せるためで
ある。第１１図（ｂ）は、第１１図（ａ）よりも消費電
流を小さくするための実施例である。第１１図（ｂ）で
は、入力信号が印加されるｐＭＯｓＴ Ｍ□のソース
と電源Ｖｃ１との間にｐＭＯＳＴ Ｍ、が挿入され、
このゲートがインバータの出力ＯＵＴと接続されている
。第１１図（ａ）では、入力ＩＮが低レベルとなりＭ工
がオンすると、ＶＥ工からＶＥＥへ定常電流が流れる。 Ｍ。 のゲート幅を小さく設定すれば、この電流を小さく抑え
ることができるが、チップ内で多数の回路が同時に動作
する場合、全体では大きくなってしまう、第１１図（ｂ
）の実施例では、ＯＵＴの信号を利用して、この電流パ
スを切断し定常電流が流れないようにした０本実施例に
よれば、第１１図（ａ）の実施例の特長を活かしたまま
で消費電流を小さく抑えることができる。 第１１図（ｂ）の回路の動作を第１２図を用いて説明す
る。最初φＰは−１，ｅＶ、ＩＮは一〇、ＳＶであり、
Ｍ工はオフし１Ｍ２はオンしているためＰｏは一〇、８
Ｖ、ＯＵＴは−３，２ｖである。Ｍ７はオンしている。 次にφＰが−１，６Ｖから−ｏ、ｓｖに、ＩＮが一〇、
８ｖから−１，６Ｖに変化するとＭ２はオフ、Ｍ工がオ
ンし、カレントミラー回路がオンするためＰｏは高速に
−３，２Ｖまで放電される。これにより、ＯＵＴは−０
，８ｖまで充電される。Ｍ、はオフするため、もはやＭ
ｌ、 Ｍ、に電流は流れない。次に、ＩＮが−１，６ｖ
から−０，８Ｖｌ、−１φＰが−０，８Ｖから−１，６
ｖに変化するとＭ２はオン、Ｍ工がオフし、Ｐｏは再び
一〇、８Ｖにプリチャージされ、ＯＵＴは−３，２ｖに
放電される。 これにより、Ｍ７は再びオンする。 なお、このカレントミラー回路の入力用ＭＯＳＴと電源
との間にＭＯＳＴを挿入して消費電流を抑える方法は第
８図又は第１０図の実施例に適用することもできる。第
８図の実施例では、Ｍ１＋ （ｘ ＝ １〜ｎ）の各々
のソースとｖＣＬとの間にｐＭＯｓＴを挿入してそのゲ
ートをすべてＮ１に接続する。また第１０図の実施例で
はＭｌ２のソースとＶｃ、との間にｐＭＯｓＴを挿入し
てそのゲートをＮ１に接続する。 第１１図（ａ）（ｂ）のドライバ実施例とＣＭＯＳ回路
とを比較する。第１３図は比較のためのＣＭＯＳ回路を
示す。通常のＣＭＯＳ回路では大きな負荷容量Ｃｏを高
速に駆動し、かつＩＮからみた入力容量を小さくするた
めにＣＭ ＯＳインバータ回路を多段に接続する。隣合
うインバータ回路のゲート幅比は例えば２．５とする。 等しい入力容量の条件で第１１図、第１３図の性能を比
較する。第１１図の実施例ではＭＯＳ Ｍ、。 Ｍ４のゲート幅比Ｗ４／ｗｘをかなり大きく設定し、Ｍ
４の電流を大きく出来るため、カレントミラー回路１段
でＣＭＯＳインバータ回路Ｍ、、Ｍ、のゲートを駆動で
きる。一方、第１３図のＣＭＯＳ回路では通常２．５倍
の段間ゲート幅比で構成するため、第１１図の実施例と
同じ入力容量、同じ出力駆動能力を持つように構成する
と多くの段数を必要とする。よって、ＣＭＯＳ回路では
消費電流が増大するうえ、ＣＭＯＳインバーター段の遅
延時間をτとすると全体の遅延時間は（２ｍ＋１）Ｘτ
となり、第１１図の実施例の方が小さな遅延時間となる
。また、一般にＣＭＯＳ回路の入力振幅は電源電圧の差
（Ｖ ｃニーＶＥＥ）を要し、これより小さな入力振幅
では初段に貫通電流が流れる。 例えば、入力が（Ｖ ｃ工＋ＶＥＥ） ／ ２を中心と
した０、、８Ｖ程度の小振幅であるとすると、２ｍ＋１
段後ではＶｃ工、ＶＥＨの大振幅信号にレベル変換され
るが、はじめの数段では貫通電流が流れ、かつ動作速度
も遅い。−六本実施例によれば、・例えば第１１図（ａ
）では高レベルがＶｃ工である小振幅の入力から一段で
レベル変換を高速に行なうことができる。前述のように
、Ｍ工ＨＭ３に貫通電流が流れるがこれは十分小さくす
ることができ、また第１１図（ｂ）のように信号変化時
しか貫通電流、が流れないようにすることもできる。 第１４図に本発明を通常のドライバとして用いた他の実
施例を示す。第１４図（ａ）において１Ｍ２はプリチャ
ージトランジスタであり、Ｍ、、Ｍ４はＭ工のゲート入
力によって動作するカレントミラー回路を構成し、Ｍ、
、ＭＧは反転出力のためのＣＭＯＳインバータである０
本実施例の第１の特長は、例えば０．８Ｖの如き小振幅
入力信号でもカレントミラー回路を用いてレベル変換を
行ないＶ ｃＬ−Ｖ ＥＨの出力振幅を発生できること
である。 第２に、大負荷Ｃｏを駆動するためＣＭＯＳインバータ
回路の入力ゲート容量は大きくなるが、これをカレント
ミラー回路を用いることによって高速に駆動できること
である。第１４図（ｂ）は、第１１図（ｂ）と同様な手
段で消費電流を小さくした実施例である。第１４図（ｂ
）の実施例では、入力用ｎＭＯ５Ｔ Ｍ□のソースと
電源ＶＥＥとの間にｎＭＯＳＴ Ｍ、が挿入され、こ
のゲートはインバータの出力ＯＵＴと接続されている。 第１４図（ａ）では１Ｍ□がオンすると、ｖｃｌからＶ
ＥＥへの電流パスができてしまう。そこで第１４図（ｂ
）の実施例では、ＯＵＴの信号を利用して、この電流バ
スを切断した。本実施例によれば、第１４図（ａ）の実
施例の特長を活かしたままで消費電流を小さく抑えるこ
とができる。 第１４図（ｂ）の回路動作を第１５図に示した。最初φ
Ｐは−２，４ｖ、ＩＮは−３，２Ｖであり１Ｖ工はオフ
し、Ｍ２はオンしているためＰ。 は−３，２ｖにプリチャージされており、ＯＵＴは−ｏ
、ｓｖｔ’ある。ＯＵＴが−ｏ、ｓｖであるため（ｂ）
のＭ７はオンしている。次に、φＰが−２，４Ｖから−
３，２Ｖ１ｍ、ＩＮが−３，２ｖから−２，４ｖに変化
するとＭ２はオフ、Ｍ工がオンし、カレントミラー回路
がオンするためＰＯは高速に一〇、８ｖまで充電される
。これにより、ＯＵＴは−３，２ｖまで放電される。Ｏ
ＵＴが−３，２Ｖまで放電された時（ｂ）のＭ７はオフ
しているため、もはやＭｉ、Ｍ、に電流は流れない。次
り、’ｌ’ｐが−３，２ｖから−２，４Ｖ１ｍ、ＩＮが
−２，４■から−３，２Ｖ１ｍ変化するとＭ２はオン、
Ｍｌがオフしカレントミラー回路がオフするためＰＯは
再び−３，２ｖにプリチャージされ、ＯＵＴは一〇、８
ｖに充電される。これにより、（ｂ）のＭ７は再びオン
する。 以上のように本発明の第１１図及び第１４図の実施例に
よれば、低振幅入力信号から高速に高振幅出力信号を発
生し、かつ大きな駆動能力を持つ回路を構成できる。低
振幅入力信号ＩＮ、φＰは互いに第１２図あるいは第１
５図の関係にある独立の信号でもよいが、互いに一方は
他方のインバータ出力であってもよい。 第１６図は第１１図及び第１４図の実施例を論理回路に
適用した実施例である。（ａ）は第１１図に対応し、（
ｂ）は第１４図に対応する。電源電圧、入力信号電圧の
関係は第１１図又は第１４と同様である。（ａ）、（ｂ
）共に直列に接続されたＭ工、〜Ｍ１．で小振幅入力信
号ＩＮ工〜ＩＮ、の論理をとり、カレントミラー回路で
レベル変換を行なう。本実施例の特長は、小振幅入力信
号の論理をとり、この結果をレベル変換して、出力を大
振幅で高速に駆動することにある。なお、これら直列に
接続したＭＯＳＴ Ｍ、□〜ＭＬ、と直列に第１１図
（ｂ）あるいは第１４図（ｂ）のＭ７と同様にＭＯ３Ｔ
を挿入して消費電流を小さくすることもできる。 第１７図はカレントミラー回路をバイポーラトランジス
タを用いて構成した。ＰＯの低レベルはＶｐｐ＋ＶａＥ
になるためＭ４のソース電位はＶＥＲ＋ＶＢＢに設定す
る。Ｑ２とＱ工に流れる電流は互いのエミッタ面積に比
例する。本実施例によれば、バイポーラトランジスタの
高電流駆動能力によってさらに高速にレベル変換を行な
うことができる。 第４図において、Ｗを駆動する０、及び第１１図、第１
４図、第１６図で出力ＯＵＴを駆動するＣＭＯＳインバ
ータの動作電圧（ＶｃニーＶＥＲ）が１０Ｖ以上あれば
、これらＣＭＯＳインバータの替わりに例えば第１８図
（ａ）、（ｂ）のようなりｉＣＭＯＳドライバが使える
。特に４．０Ｖ以上あれば（ａ）がよい。こうすると、
ＢｉＣＭ○Ｓドライバの高電流駆動能力によって出力を
さらに高速に充放電できる。 第４図、第６図、第８図、第１０図のデコーダ回路では
、入力ａＸ□〜ａＸｎのひとつでも変化すると多数の非
選択回路でＮ、が変化し、１ケ又は小数の選択回路のみ
でＮ１が変化しないという構成であった。しかし１反対
に１ケ又は少数の選択回路のみでＮ工が変化し、多数の
非選択回路におイてＮ工が変化しない構成をとることも
できる。このような構成にすると少数の回路でのみＮ工
が変化するため全体の消費電流を小さくできる。以下こ
の例を示す。第１９図（ａ）（ｂ）にこの方法の基本的
な実施例を示す。ＰＤはプリデコーダ、ＤＥＣがデコー
ダで合わせて第４図、第６図、第８図、第１０図のＥの
機能を果たす。第４図、第６図、第８図、第１０図のＥ
では並列に接続したＭＯ３Ｔ Ｍ工〜Ｍ、で論理和回
路を構成したのに対し、第１９図（ａ）又は（ｂ）のＤ
ＥＣでは直列に接続したＭＯＳＴ ＭＬ−Ｍｎで論理
積回路を構成する。電源電圧Ｖｃｃ、 ＶＥｅｔ Ｖｃ
、 、 ＶＥｉおよび入力信号ａｘａｅ （ｄ＝１〜ｎ
、ｅ＝１〜ｋ）の電圧関係は第Ｓ図と同様である。プリ
デコーダＰＤは以下に過べる理由から必要である。 ＭＯＳＴ Ｍ１〜Ｍｎのゲートに直接ａｘｉｓ（第４図
Ｅのａｘ１〜ａｘｎに対応）を接続する場合を考える。 例えば４０９６個の回路のうち１回路のみを選ぶ場合を
考えると１２個のアドレス入力からデコードしなければ
ならない、ＸＬＪで２個のアドレス入力をデコードする
にしても、１０個のアドレス入力からデコードしなけれ
ばならない。第４図Ｅの場合ではＭＯ５Ｔ Ｍ工〜Ｍ
、を並列に接続するので１０個でも速度劣化は小さい、
しかし第１９図（ａ）又は（ｂ）のＤＥＣにおいて、Ｍ
Ｏ３Ｔ Ｍ工〜Ｍｎは直列接続されるため、１０個直
列では著しく駆動能力が低下してしまう、低振幅入力で
は更に駆動能力が低下する。そこで、第１９図（ａ）（
ｂ）では、プリデコーダ回路ＰＤを前段に設け、直列に
接続されるＭＯ３ＴＭ１〜Ｍｎの数を減らしている。第
１９図（ａ）で。 ＰＤは複数のＡＮＤ回路で構成されたプリデコーダ回路
、ＤＥＣはプリチャージ回路Ｍｐと直列ｎＭＯ３ＴＭ□
〜Ｍｎで構成したデコーダ回路である。 プリデコーダ回路の入力ａｘ４ｓ（ｄ＝１〜ｎ、ｅ＝１
〜ｋ）、出力Ｎ０１〜Ｎｏｎの信号は高レベルがＶｃい
低レベルがＶＥ工の小振幅信号である。ａｘ＋１゜は例
えば第５図と同様に最初全て低レベルであり、ＣＥが高
レベルから低レベルへ変化すると、外部アドレス入力に
応じて低レベルのままか或いは低レベルから高レベルへ
変化する。ＰＤではこれらの入力を受けて、各々で入力
の全てが高レベルであった場合のみ、出力Ｎ、１１ （
ｉ ＝ １〜ｎ）を高レベルにする。これらＮｌ１ｌｉ
が全て高レベルである場合のみ、出力Ｎ工はＶＥ□まで
放電される。よって、ａｘ＋ｌｅ （ｄ＝１〜ｎ、ｅ＝
１〜ｋ）が全て高レベルになる場合のみ出力水７は変化
することになる。本実施例では、少数のＮ１が変化し多
数のＮ１が変化しない構成をとることができるため、消
費電流を低減することができる。本実施例の特長は、低
消費電流、小振幅動作のデコーダ回路を実現できること
である。出力Ｎ工には直接第４図の回路工を接続する。 第１９図（ｂ）の回路は、ＤＥＣをプリチャージＭＯ３
Ｍｐと論理積を取るためのｐＭＯ３Ｔ Ｍ工〜Ｍｎで
構成し、ＰＤをＯＲ回路としたものである。（、）と異
なり入力ａ□ｅは最初全て高レベルであり、ＣＥが高レ
ベルから低レベルへ変化すると、外部アドレス入力に応
じて高レベルのままか或いは高レベルから低レベルへ変
化する。出力Ｎ４にインバータをつけて第３図の回路工
に接続することができる。 第２０図は、第１９図のプリデコーダ回路ＰＤを具体的
に構成した一実施例である。第２０図（ａ）が第１９図
（ａ）に、第２０図（ｂ）が第１９図（ｂ）に対応する
。第２０図（ａ）において、プリデコーダ回路ＰＤは、
第１６図（ｂ）で最終段のＣＭＯＳインバータを省略し
ＶＥＥをＶＥえて置き換えたＡＮＤ回路である。プリチ
ャージ回路Ｍｉｃ−Ｍｌｌｃがオフになり、入力ａ ｘ
ｉｓが全て高レベルになった場合のみカレントミラー回
路がオンして出力Ｎａ、（ｉ＝１〜ｎ）を充電する。 ＤＥＣは第１９図（ａ）のＤＥＣと同じである。 本実施例の特長は、プリデコーダ回路をカレントミラー
回路を用いたＡＮＤ回路で構成して高速に動作させたこ
とにある。また、プリデコーダ、デコーダ回路共に少数
の選択回路のみで電流を消費し、多数の非選択回路では
電流を消費しないので全体の低電流化ができる。 第２０図（ｂ）のプリデコーダ回路ＰＤは、第１６図（
ａ）での最終段のＣＭＯＳインバータを省略しＶＥＥを
ＶＥ、で置き換えたＯＲ回路を用いて構成した。プリチ
ャージ回路Ｍ １ ｃ−Ｍ ｎ ｃがオフになり、入力
ａ ｘｄｅが各ＡＮＤ回路で全て低レベルになった場合
のみカレントミラー回路がオンして出力Ｎ。Ｉを放電す
る。ＤＥＣの動作は第２０図（ｂ）のＤＥＣと同じであ
る。本実施例の特長は。 プリデコーダ回路をカレントミラー回路を用いたＯＲ回
路で構成して高速に動作させたことにある。 本発明の応用は種々考えられるが、とくにＭＯＳメモリ
セルアレーを持つダイナミック形ランダムアクセスメモ
リ（ＤＲＡＭ）、スタティック形ランダムアクセスメモ
リ（ＳＲＡＭ）、ソードオンリメモリ（ＲＯＭ）等の半
導体記憶装置に適用した場合に有効である。なぜなら、
これらのメモリではＭＯＳメモリセルを駆動するために
高振幅信号が必要であり、かつこれらのデコーダ回路を
低振幅入力で動作させれば高速化、低雑音化、低電源電
圧の採用等を容易に行なえるからである。 以下、本発明をＤＲＡＭに適用した例を中心に述べる。 第２１図はＭＯＳメモリセルアレーを持つ半導体記憶装
置（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ）のブロック図である
。ＮＸＭビットのＭＯＳメモリセルアレー６と周辺回路
群が示されている。第２１図において、ＭＯＳメモリセ
ルアレー６には、ＮＮ本のワード線ＷとＭ組のデータ線
対り、Ｄとが交差配列され、このワード線とデータ線の
交点にＮＸ’Ｍ個のＭＯＳメモリセルＣが配置されてい
る。アドレスバッファ５Ｘ、５Ｙには各々アドレス入力
Ａ ＸＬ−Ａ ｘｎ、 Ａ ｙ□〜Ａ ｙｍが印加され
、その出力信号がデコーダ・ドライバ回路８ｘ、８Ｙに
伝達される。必要に応じて５Ｘ、５Ｙには制御回路９か
らの信号を印加する。デコーダ・ドライバ回路８Ｘ、８
Ｙのうち、８Ｘによってワード線が駆動され、８Ｙによ
って書込み・読出し回路７が駆動されＭＯＳメモリセル
Ｃへの情報の書込みあるいはＭＯＳメモリセルＣの情報
の読出しを行なう。また、制御回路９は、チップイネー
ブル信号て百、ライトイネーブル信号ＷＥによって前記
デコーダ・ドライバ回路８ｘ、８Ｙ、書込み・読出し回
路７、入力回路１０、出力回路１１及びアドレスバッフ
ァ５Ｘ、５Ｙを制御するための回路である。回路１ｏは
、入力信号ＤＩＮによって書込み・読出し回路７に入力
する書込み情報信号を発生する入力回路である。出力回
路１１は、前記書込み・読出し回路７により読出された
情報をＤ ＯＵＴへ出力するための回路である。なお、
第２１図においては、Ｘ系のアドレス人力ＡＸ１〜Ａ
ｘ ｎとＹ系のアドレス入力Ａｙ□〜Ａ ｙ ｍとを別
々の入力端子より入力しているが、これらの入力端子を
共用とし時間差を設けて入力する方式、いわゆるアドレ
スマルチ方式（アドレス多重方式）を採用することもで
きる。 このような半導体記憶装置において、本発明では大振幅
信号が必要なＭＯＳメモリセルＣを直接制御する周辺回
路（デコーダ・ドライバ回路８Ｘ。 ８Ｙ）以外の周辺回路の信号振幅を例えば０．８〜１．
６ｖとすることにより高速動作と低雑音動作を両立させ
る。第２１図の破線で囲んだ入出力回路はバイポーラト
ランジスタを含んだカレントスイッチあるいはＢｉＣＭ
Ｏ３回路で構成する。 これにより半導体記憶装置の高速化・低雑音化を同時に
実現できる。また本発明はアナログ・ディジタル共存回
路あるいはＡＳＩＣにも広く応用できる。この半導体記
憶装置は上述のように小振幅動作の回路群（第４図のＥ
に相当）と大振幅動作のＭＯＳメモリセルアレー駆動回
路（第４図の０に相当）から成り、小振幅信号の回路の
高速化・低消費電流化と両者を接続するレベル変換回路
（第４図の工に相当）の高速化・低消費電流化が必要で
ある。 なお本発明を実現するときのチップの断面構造は、例え
ば、特開昭６２−１１９９５８号の第７図、第１７図〜
第２０図に開示されたようにすればよい。 まず、本発明をＤＲＡＭに適用する際の内部発生電圧と
外部印加電圧の関係について述べる。外部からチップへ
は高電源電圧Ｖｃｃ（ＥＣＬインタフェースではＯＶ、
ＴＴＬインタフェースでは例えば５ｖ）および低電源電
圧ＶＥＥ（ＥＣＬインターフェイスでは例えば−４，５
Ｖ、ＴＴＬインターフェイスではＯＶ）を印加する。チ
ップ内部ではこれらの電源電圧をもとに様々な内部電圧
を発生する。主要な内部電圧としては、周辺回路用電圧
ＶＬ（周辺回路印加電圧）、基板電圧Ｖ ａ Ｂｙデー
タ線電圧（低レベル：ＶＤＬｊ高レベ／し／ ： ＶＤ
Ｈ） ｒデータ線プリチャージ電圧ＶｏＨ，ワード線高
電圧Ｖｗなどがある。前実施例図で記したＶｃ工ＩＶＥ
工等はまとめてＶＬと記す。これらの内部発生電圧の相
互の電圧差は、電圧変換回路が正常に動作しない外部電
源電圧が極めて低い場合を除いて外部電源電圧変化によ
らず一定とすることが回路の安定動作上望ましい。この
ときＥＣＬインタフェースＤＲＡＭでは、第３図（ａ）
のように接地電圧であるＶｃｃを基準に内部電圧値を設
定し、ＶＥＨの変化によらず内部電圧値を一定に保つ方
法と、第３図（ｂ）のように内部電圧値をＶＥＥ基準で
設定し、ｖＥＥの変化に応じて内部電圧値を変化させる
方法がある。これらの選択は、電圧発生回路の設計容易
性、ＥＣＬからＴＴＬへの変換容易性、等を考慮して行
なう必要がある。後の第２８図以降のＤＲＡＭ実施例で
は第２３図の電圧設定方法を用いる。第２２図の電圧設
定は第３図（ａ）の考え方でＤＲＡＭ内部電圧を構成し
たもので、ワード線電圧Ｖｗを最も高いＶｃｃ （＝
ＯＶ）とし、これをもとに他の電圧を決めたものである
。−力筒２３図の電圧設定は第３図（ｂ）に相当し、デ
ータ線電圧（低レベル）ＶＤＬをＶＥＨに一致させ、こ
れを基準に他の電圧を決めたものである。第２２図、第
２３図ともに、ｖＢＢはＶＤＬ −Ｉ Ｖ、 ＶＤＨは
ＶＤＬ＋ １ 、５ Ｖ （メモリセ）Ｌ／（１）蓄積
電圧１．５Ｖ）、ＶｗはＶＤＨ＋ＩＶとし、ＶＤＭは（
ＶＤＬ＋ＶＤＨ） ／２としている。また、ＶＬは第２
２図ではＶｃｃ−１，５Ｖ、第２３図ではＶＥＥＩ１．
５ＶとＬ、いずれも周辺回路を１．５ｖの一定振幅で動
作させようとしている。なお、第２２図のＶＢＢではＶ
ａａ＝ ＶＤＬ −Ｉ Ｖとしたが、メモリの周辺回路
でＶＥＥを直接用いる回路ではこのＶａＢでは不都合が
生じる。この場合には特開昭６２−１１９９５８号に開
示されているようにメモリセルアレーやセンスアンプの
基板には第２２図のＶａＢ、その他の周辺回路の基板に
はＶＥＥ又はこれより低い電圧を分けて印加するのが望
ましい。また、第２２図、第２３図の実線はＩＶＥＥＩ
が６ｖより大きい領域でも相互の電圧差を一定に保ちチ
ップ全体の安定動作を狙ったものであるが、集積回路に
よってはエージング試験をかけたい場合がある。この時
は第２２図、第２３図中の破線に示したように、ＶＥＥ
Ｉが大きい領域でデータ線振幅や周辺回路動作電圧を増
加させれば、チップ内の不良素子の有無をＩＶＥＥＩ大
での動作試験で判定することが出来る。なお、第２３図
に示した内部発生電圧のＶＥＥ依存性の設定法をＴＴＬ
インタフェース（Ｖｃｃ”＋５Ｖ中心ｔＶａｇ＝ＯＶを
印加）で用イル場合は、内部発生電圧はＶＢＢからみて
一定電位となる。 第２４図、第２５図は上記周辺回路用電圧ＶＬの発生回
路例である。このうち第２４図回路のＶしは第２２図の
特性になり、第２５図回路のＶＬは第２３図の特性にな
る。第２４図（ａ）ではｖし＝ （１＋ Ｒｓ１／
Ｒｓｚ） Ｘ ＶＢＥとなり、 （ｂ）ではＶＬ：
−（１＋ Ｒｓ、／ Ｒ５２） Ｘ ２ ＶＢＥとな
る。 （ａ）（ｂ）ともにＶＥＥ依存性がない。（ａ）（ｂ）
での電流源Ｉｓ工は（ｃ）のようにバイポーラトランジ
スタ、ダイオードと抵抗で構成できる。 これらのｖしはＶａａと抵抗比で決まるので高精度でか
つＶＥＥ依存性が小さい特長がある。抵抗比を変えて２
値以上のＶＬをつくりＶＣｘ＋ｖε１あるいはＶＥ、と
し、第４図〜第１９図のＣＭＯＳ回路に給電すればこれ
ら回路の出力電圧はＧＮＤから一定レベルとなり信号振
幅も一定となる。第２５図（ａ）ではＶＬ： ＶＥＥＩ
（１＋ Ｒ８１／ Ｒｓｚ） Ｘ ＶＢＥ、（ｂ）で
はＶｔ、＝ ＶＥＥＩ （１＋ Ｒｓｘ／ Ｒ３２）
Ｘ２ＶＢＥとなる。（ａ）（ｂ）での電流１１ｉＩｓ、
は（ｃ）のようにバイポーラトランジスタ、ダイオード
と抵抗で構成できる。これらのＶＬもＶＢＥと抵抗比で
決まるので、ＶＥＥから一定の電圧を高精度に発生でき
る。抵抗比を変えて２値以上のｖしをつくりＶｃ工ｐ
ＶＥＬあるいはＶＥ２とし、第４図〜第１９図の０Ｍ０
５回路に給電すればこれら回路の出力電圧はＶＥＥから
一定レベルとなり、信号振幅も一定となる。 さて第２４図、第２５図のＶｔ、発生回路は構成が簡単
でＶＥＥ依存性が小さい反面、温度依存性を持つ。これ
はＶａｅに負の温度依存性（−１，６ｍＶ／’Ｃ）があ
るからである。電源電圧（ＶＥＥ）依存性、温度依存性
が共に小さいＶｔ、はバイポーラバンドギャップジェネ
レータを用いて発生できる。 第２６図はこのｖし発生回路である。この回路は特願昭
６２−１２３７９７に詳細に開示されたＴＴＬ用回路を
第２図の方法に従ってＥＣＬ用に変換したものである。 ＶＬの他にＥＣＬ入出力回路用の基準電圧Ｖｆｌ、 Ｖ
ｃｓも同時につくった。ＶＬは第４図〜第１９図あるい
は後に述べる実施例でのＶｃ工。 Ｖｃ、として用いるのがよい。ＶＬをＶＥ工としては使
用できない。これは第２６図のＶＬは電流供給はできる
が電流吸収ができないからである。Ｖｔ。 をこれらＣＭＯＳ回路のＶｃ、として給電すればこれら
回路の出力電圧はＶｃｌ（Ｈｉｇｈ）あるいはＶｇＥ（
Ｌ ｏ ｗ）となり、信号振＠（Ｈｉｇｈ−Ｌｏｗ）は
ＶＥＥや温度に依存せず一定となる。ＶＲは後の実施例
で述べるようにＥＣＬ入カカレントスイッチの参照電圧
に用いる。Ｖｃｓは後の実施例で述べるようにＥＣＬ出
力カレントスイッチの電流源制御電圧に用いる。こうし
てＥＣＬ１００Ｋ仕様を実現できる。さて第２６図は定
電圧発生回路と電流増幅回路の動作について説明する。 定電圧発生回路はいわゆるバンドギャップジェネレータ
を用いて構成しており、外部電源電圧ＧＮＤ、ＶＥＥよ
り電圧ＶｐＥＦｙ ＶＲ，ＶＬ３を発生する６本実施例
では、出力電圧ＶＲＥＦはＲ４，Ｒ，の比により任意の
値に設定できる。電流増幅回路では上記の電圧ＶＲＥＦ
と等しい電圧ｖしを発生する。バイポーラによる電流増
幅回路を設けたことにより、Ｖｔ、からの電流供給能力
が大きくなり、かつ負荷電流が時間と共に高速に変化す
る場合でも出力電圧ＶＬの値を精度よ＜ＶＲＥＦと等し
く保つことができる。 ｖｃＬ、Ｖｃ２のように２値以上のＶｔ、を得たいとき
がある。このためにはＲ４，Ｒ，比の異なるＶＲＥＦ発
生回路と電流増幅回路を２組以上設ければよい。 Ｖａａ発生回路は共用できる。電圧Ｖ ａｃ 、 Ｖ
ＲＥＦ ＩＶＲ，ＶＬ３は以下の様に表わされる。 ＶａＧ ′、ＶＥＥ＋ （ＶａＥ＋ｋＴ ・ １ ｎ
ｙ ・Ｒ，／ ｑ ・Ｒ，）
・・・・・・ （１）ＶＲＥＦ ’、Ｖｅｅ＋ （ＶＢＧ−ＶＥＥ） ・（Ｒ４＋Ｒ
５）／Ｒ５＋ＶＢＥ ・
・・・・・ （２）ＶＲ１＝５−２ＶＢＥ−ｋＴ ・
ｌ ｎ ｙ ・Ｒｓ／ ｑ−Ｒｚ・・・・・・ （３） Ｖｃｓ′、ＶＢＥ十（ＶＢＥ＋ ｋＴ ・Ｉ ｎ ”ｆ
・ＲＬ／ （１・Ｒｚ）
・・・・・・ （４）となる、但しｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷量、 ＶｓＥｔはＱ
ｉのベース・エミッタ間順方向電圧である。γはＱ４と
Ｑ３のエミッタ電流密度の比であり、Ｑ４とＱ、のエミ
ッタ面積により調節できる。簡単化のためＶ ａ）：Ｌ
、 Ｖ ＢＥｚ、ＶＢＥ、、ＶＢＥ、 、 ＶａＥ、
＝ ＶＢＥとおいた。実際にはエミッタ電流密度を等し
くとることにより実現できる。よく知られているように
、Ｖａａ −ＶＥＥ、 ＶＬ８−ＶＥＥ、ＩＶＲＩがシ
リコンのバンドギャップ電圧１．２ｖになると温度係数
がゼロになるのでこの回路はバンドギャップジェネレー
タと呼ばれる。 さて以上の回路を用いると外部電源電圧ＶＥＲが過大に
なっても電圧ＶＲＥＦ−ＶＥＥは一定であるのでチップ
内回路群の微細なＭＯ３Ｔを破壊から守ることができる
。その反面有効なエージングテストを実施するには必ず
しも適さないこともある。 そこでＲ２とＱ、を付加して、外部電源電圧ＶＥＥが過
大になると電圧Ｖ ＲＥＦ −Ｖ ＥＥをＶＥＥの下降
にともなって上昇するようにした。第２６図の電流増幅
回路はバイポーラトランジスタを用いて出力Ｖｔ、が変
動してもＭ、のゲート電圧にフィードバックをかけＶＬ
がＶＲＥＦと等しくなるようにしたものである。Φｏｐ
、Φｏｐはチップの待機時と動作時を切り替える信号で
、差動アンプの動作電流と負荷抵抗を連動して切り替え
ている。これは動作時（Φｏｐ：Ｈｉ ｇｈ、Ｏｏｐ：
Ｌｏｗ）は大電流で高速に、待機時（Φｏｐ：Ｌｏｗ
、Φｏｐ：Ｈｉｇｈ）は小電流に抑えるためである。こ
こでＭいＭ２、Ｍ、はＷ／Ｌの大きいｎ ＭＯＳ 、
Ｍ４． Ｍ５、Ｍ。 はＷ／Ｌの小さいｎＭＯＳ（Ｌ：ゲート長、Ｗ：ゲート
幅）であり、Ｒ１は低抵抗、Ｒ７は高抵抗である。 以上述べてきた第２６図の回路の出力ＶＬ −ＶＥＥ、
ＶＲ，ＶＬ８− ＶＥＥのＶＥＥ依存性をそれぞれ第
２７図（ａ）（ｂ）（ｃ）に示す。（ａ）ではＶｔ、と
しテＶ Ｃｘ ＋ Ｖ Ｃｚを示した。ＶＬ−ＶＥＥは
通常動作域（−３Ｖ＞ＶＥＢ＞−６Ｖ）では一定である
。 ＶＥＥ＜−６Ｖはエージング域でＩＶＥＥＩの増加につ
れＶＬ−ＶＥＥは増加する。一方Ｖｔｔ、 Ｖｃｓ−Ｖ
ＥＥはＶｌ！Ｅ＜ −３Ｖ チ一定となる。 ＶＥＥ＞
−３Ｖ テＩ！バンドギャップジェネレータが正常に
動作しない。 また図には示さないがバンドギャップジェネレータの特
長により温度依存性をほとんどゼロにできる。 第２８図は、ＤＲＡＭのメモリセルアレーと読出し・書
込み回路を具体的に構成した実施例である。この図の読
出し・書込み方式は以後のＤＲＡＭ実施例の基本になる
ものである。第２８図は第２１図のブロック６．７に該
当するＤＲＡＭ主要部に加え、アドレスバッファ５ｘや
Ｘデコーダ・ワードドライバ８Ｘを簡単に図示した。メ
モリセルアレーは、良く知られた１トランジスタ、１キ
ヤパシタを用いたダイナミック形メモリセルで、その他
にＭＯＳトランジスタで構成されるプリチャージ回路、
センスアンプ、読出し回路、書込み回路よりなる。本構
成の特長は読出し回路と書込み回路を分離したことであ
る。ワード線Ｗのうち一本が高電位に駆動されると、こ
のワード線と接続されたメモリセルからデータ線（Ｄ、
Ｄの一方）に微小な読出し電圧が現われる。 これを各データ線対毎にセンスアンプで増幅し、メモリ
セルへ再書き込みを行なう。読出し動作は、これと並行
して読出し回路により行なわれる。読出し回路は、選択
セルから読出されたデータ線の微小電圧信号を電流信号
に変換する差動アンプで、４ケのＭＯＳＴ Ｍｏ、、
Ｍｏ、ｔ Ｍｓ、、Ｍｓ２とで構成される。ＭＯ工、Ｍ
Ｏ，のゲートはデータ線と接続され＋ Ｍｓ、 ｐ Ｍ
ｓ、のゲートはＹ系駆動回路出力ＹＳＲと接続される。 ＹＳＲが高レベルとなる読出し回路のみ電流が流れ、電
流信号が出力線に現われる。一方書込み回路は、書込み
データ入力線ＷＩ、ＷＩとデータ線り、Ｄとを接続する
Ｍｗ□。 Ｍｙ２よりなる。なお、メモリセル、センスアンプ、Ｄ
、Ｄは一つしかこの図には示していないが１例えば４０
９６ワード線Ｘ１０２４データ線対で４メガｂｉｔを構
成する場合には、Ｄ、Ｄはもちろん１０２４対、メ−１
＝ ＩＪ −ｔ’ ／Ｌ／は４１９４３０４ケあり、セ
ンスアンプはデータ線対毎に設ける。 第２８図の実施例の読出し、書込み動作を第２９図を用
いて説明する。ここでは、ＥＣＬインターフェイスを想
定して、ＶＣＣ”＝ＯＶ、ＶＥＥ＝−４゜５Ｖ、Ｖｃ工
＝−３，ＯＶの場合を例に説明する。 また、データ線振幅は１．５ｖとし、低レベルを−４，
５ＶとＶＥＨに一致させ、高レベルは−３゜０■とする
。ワード線信号電圧は非選択時は−４゜５Ｖ（ＶＥＥ）
、選択時は−２，ＯＶとする。まず、読出しサイクルの
動作を説明する。最初、て「は高レベル−〇、８ｖであ
りチップは待機状態である。この時、外部アドレス入力
信号Ａ ｘ ｋに依らずａｘｈ、 ａｘｈは高レベル−
３，Ｏｖに固定され、ワード線Ｗ五、列選択信号線Ｙ
Ｓ Ｒａ、 Ｙ Ｓ ＷＪは全て非選択の低レベルであ
る。この時、Ｔπは高レベルでありデータ＠Ｄ、Ｄは中
間電圧−３，７５Ｖにプリチャージされている。出力Ｄ
ＯυＴは、低レベル−１，６ｖとなっている。次に、τ
百が高レベル−〇、８ｖから低レベル−１，６ｖに変化
するとチップは動作状態になる。Ｔ７は低レベルになる
。その時の外部アドレス入力信号Ａｘｋ、Ａｙｍによっ
てａＸｋｙ ａｚｋ等が変化し、Ｗｔ、 Ｙ Ｓ ＲＪ
（ｉ＝１〜４０９６．ｊ＝１〜１０２４）のうち一部の
ものが−４，５ｖから高レベルに変化する。 Ｗｌが高レベル−２，ＯＶになることによって、このワ
ード線に接続されるメモリセルのトランジスタがオンし
、第２９図に示すようにデータ線に微小信号電圧が発生
する。これらのデータ線対が接続される読出し回路のう
ちＹＳＲＪが高レベルにあるもののみから電流信号が取
り出され、出力回路に伝達される。この出力回路が後述
するように高感度であれば、ＣＭＯＳセンスアンプによ
るデータ線信号の増幅を待たずに、出力ＤＯＵＴに出力
信号を発生する。この読出し動作と平行して、ＣＭＯＳ
センスアンプによって、全データ線の微小信号電圧は読
出し回路がＹＳＲＪによって選択されるか否かにかかわ
らず高レベル−３，ＯＶ、低レベル−４，５ｖまで差動
増幅される。この時、まだＷｉが−２，ＯＶのままであ
りメモリセルには読出しと同じ情報が再書込みされる。 なお、読出しサイクルではＷＥは高レベル−〇、８ｖで
ありＹＳＷＪは低レベルであるので、書込み回路は動作
しない。ＣＥが再び低レベル−１，６ｖから高レベル−
０，８Ｖに変化すると、Ｗｔ 、 Ｙ Ｓ ＲＪは全て
低レベル−４，５ｖとなる。また、Ｄ、Ｄは共に−３，
７５Ｖにプリチャージされ、Ｄ ｏｕｒも−１，６ｖと
なる。 次に、書込みサイクルでは、最初の状態は読出しサイク
ルと同じであるが、ＷＥは高レベル−Ｏ，ＳＶから低レ
ベル−１，６Ｖに変化する。 読出しサイクルと同じ＜ Ｗｉ 、Ｙ Ｓ ＲＪがそれ
ぞれ一本のみ高レベルとなるとともにＹ Ｓ Ｗ Ｊが
−４，５Ｖから−３，ＯＶとなり、Ｍｗ、、 Ｍｙ、が
オンする。このため、書込みデータ信号ｗｒ、ｗ工が選
択データ線対に伝達されて、選択メモリセルに情報が書
込まれる。なお、非選択のＹＳＷＪに対応するメモリセ
ルには、ＣＭＯＳセンスアンプによって最初と同じ情報
が再書込みされる。 ＣＥ、ＷＥが再び低しヘ／Ｌｚ （−１、６Ｖ）から高
レベル（−〇、８Ｖ）に変化すると、全てのメモリセル
は非選択となり書込み回路もオフする。また、プリチャ
ージ回路が動作を開始しり、Ｄは共に−３，７５Ｖにプ
リチャージされる。 第２８図のデコーダ、ワードドライバ８ｘには第４図、
第６図、第８図、第１０図を用いることができる。ここ
では更にＤＲＡＭのデコーダ、ワードドライバに好適な
実施例を述べる。 第３０図はプリデコーダＰＤでレベル変換を行なってデ
コーダはワード線と同じ高振＠（＝ＶｃニーＶＥＥ）で
動作させる回路の実施例を示す、ＰＤはカレントミラー
回路で構成したプリデコーダ回路であり、ＡＮＤ論理の
プリデコードとレベル変換を同時に行なう。ＤＥＣは、
第１９図（ａ）のＤＥＣと同じ構成のデコーダ回路であ
るが、第１９図（ａ）のＶＥＬの替わりにＶＥＥを用い
ている。 １個のＤＥＣの出力ＮＸ１で４個のワードドライバを制
御する。ＷＤ工〜ＷＤ、は、第３図Ｏと同じ構成のワー
ドドライバである。Ｍｘ□〜Ｍ ｘ ４は。 ＤＥＣの出力Ｎｘ□とＷＤ工〜ＷＤ、の入力を接続する
スイッチの役目をするｎ Ｍ ＯＳ Ｔである。 ａｘｄｅ （ｄ＝１〜ｎ、ｅ＝１〜ｋ）、φＰ、φＰは
小振幅信号であり、ＸＩＪはＷの信号振幅と等しい大振
幅信号である。これらは外部アドレス信号及びＣＥから
発生する。本実施例の特長は、小振幅の信号ａ ｘａｅ
からカレントミラー回路を用いて高速にデコードを行な
い、大振幅の信号を発生できることにある。この回路の
動作を第３１回を用いて説明する。ここでは、Ｖｃ工＝
−２，ＯＶ、■ε、＝−２，８Ｖ、ＶＥＥ＝−４，５Ｖ
とする。ＰＤにおいて、最初φＰは−３，７Ｖ、ａ□ｅ
は全て−２，８Ｖであり、 Ｍ、、−Ｍ、に、Ｍｎｌ〜
Ｍｎｂはオフし、Ｍ ｃ 、〜Ｍｃ、はオンしている。 このため、Ｎ０１〜Ｎ１Ｉｎは−４，５■にプリチャー
ジされている。 ＤＥＣにおいては、Ｎｏ、〜ＮＯｎが−４，５ｖのため
Ｍ１〜Ｍｎはオフし、φＰが−２，８ｖのためＭｐ工は
オンしている。Ｎｘ１は−２，Ｏｖにプリチャージされ
ている。Ｍ Ｉ Ｊのゲートに入力する信号Ｘｒｉは−
４，５ｖであり、Ｍ Ｉ７はオフしている６０では、Ｎ
３は−２，５■になっており、Ｗは−４．５ｖである。 次に、ＣＥが高レベルから低レベルへ切り替わると、φ
Ｐ、φＰは反転しプリチャージ回路はオフし、外部アド
レス信号に応じてａ□。は−２，８ｖのままか或いは−
２，ＯＶとなる。Ｊｘ＝Ｍｔｉ＋、Ｍｎ、−Ｍｎｋにお
いてその入力ａ１８が全て−２，０■なった場合のみカ
レントミラー回路がオンし、Ｎｏｔ（ｉ＝１〜ｎ）は−
〇、８Ｖに充電される（選択状態）。全てのＮＩ、ｉが
充電されたときのみ、Ｎｘ工が放電される（選択状態）
。 Ｎｘ１が放電された状態で、ｘｚｚが−２，ＯＶになる
とＭｘＬは、オンし、Ｎ２１は−４，５Ｖに放電され、
Ｗ□は−２，ＯＶに充電される（選択状態）。 ＣＥが低レベルから高レベルへ切り替わると、φＰ、φ
Ｐは再び反転してプリチャージ回路はオンし、ａ□８は
全て−２，８ｖとなり、Ｎ１１１（１＝１〜ｎ）は全て
−４，５ｖ、よってＭ□〜ＭｎはオフしＮｘ工は−２，
ＯＶに再びプリチャージされ。 Ｎ２□は−２、ＯＶ −ＶＴ）ｌ （ＭＸりに上昇した
あとフィードバックＭＯＳ Ｍｏ、ｔ’ ２．ＯＶ
まで上昇する。その後ＸＩＪも全て−４，５ＶとなりＭ
ｌｊはオフする。これによってＷｔは全で−４，５ｖの
低レベルとなる。 第３２図は、プリデコーダからの低振幅（１，５Ｖ）の
入力信号Ｎ ｅ ｔ ＋ Ｎ ＯＪ ｔ Ｎ ａ ｈと
Ｘｉ、（ｘｔ 、］＝ｌ、 ２）をデコードして、高振
幅（２、５Ｖ） （７）Ｗｔ （ｉ ＝ １〜４ ）を
発生すル回路であるにれら低振幅入力信号は低電圧ＣＭ
○Ｓプリデコーダの出力あるいは第２０図のようなカレ
ントミラー構成のプリデコーダＰＤの出力Ｎｏｔ〜Ｎ、
ｌＩである。第３０図と比べＸＬＪの振幅が小さくて済
み、またドレイン駆動なので寄生容量が小さく高速化で
きる。ＤＥＣでは、Ｎ、ｌ。 Ｎ＠ａｇ Ｉ’Ｊ１ｈを直列に接続されたｎ Ｍ ＯＳ
Ｔ Ｍ ｔ 。 Ｍ−のゲートまたはソースに接続し、Ｎ６ｉｙＮｏ、、
■＝の論理積を取り、この結果でＭｐよ。 Ｍ ｐ ｚで構成されたカレントミラー回路を動作させ
る＋＋ Ｍｔ３はプリチャージ用であり、そのゲートは
７７で制御する。カレントミラー回路の出力Ｎｘ１はｎ
ＭＯｓＴ Ｍｘ工〜Ｍ ｘ ４のゲートに接続される
。 Ｍｘ□〜Ｍｘ４のドレインは各々ｘ１−に、ソースは各
々Ｎ、Ｘ□〜Ｎ ２ ｘ ４と接続される。ＷＤ、にお
いて、Ｎｏ、はＭ、、Ｍ、で構成されるＣＭＯＳインバ
ータ回路の入力となる。このＣＭＯＳインバータ回路で
Ｗ□を駆動する０Ｘ工はφＰＨで制御されるプリチャー
ジ回路、Ｎ２は誤動作防止のためにＣＭＯＳインバータ
回路の出力Ｗ工から入力Ｎ ２ ｘに弱い帰還をかける
回路である。Ｍ工ｐ Ｎ２１ Ｎ３のソースはワード線
用高電圧Ｖｃ２と接続され、Ｎ４のソースはＶＥεと接
続する。 第３２図の動作を第３３図を用いてを説明する。 ここでは、Ｖｃ、＝−２，ＯＶ＋ Ｖｃ工＝−３，ＯＶ
。 ＶＥＥニー４．５Ｖの場合を例にとる。まず最初、プリ
デコーダ回路の出力Ｎ、ｌ、 Ｎ１１ａは低レベル−４
，５Ｖ、■＝は高レベル−３，ＯＶであるためカレント
ミラー回路はオフし、φＰは高レベル−３，ＯＶである
ためカレントミラー回路の出力ＮＸ□は−４，５ｖにプ
リチャージされており、Ｍｘ□〜Ｍ０はオフしている。 ＸＩＪは全て−３，ＯＶの高レベルである。また、ＷＤ
□〜ＷＤ４においてＭ工がオンしているためＮ、Ｘ□〜
Ｎ２に４は−２゜ｏｖにプリチャージされている。この
ため、Ｗ。 〜Ｗ４は−４，５ｖとなっている。次に、φＰ。 φＰＨが反転しプリチャージ回路はオフする。 Ｎ、、、Ｎ、−が高レベルとなりＮ。ｋが低レベルとな
った場合のみ、Ｍｔ、ＭＪに電流が流れカレントミラー
回路がオンする。カレントミラー回路がオンしてＮ、□
が−３，Ｏｖまで充電されかつＸＩＪが−４，５Ｖに変
化した場合のみＮ ２Ｘ、”−Ｎ、Ｘ、は−４，５ｖま
で放電され、よってＷｔは−２，ＯＶまで充電される。 再び、φＰが高レベルに、φＰＨが低レベルに反転し、
またＮ ６ ｔ 、 Ｎ ６ Ｊは全て低レベルに、Ｎ
、には全て高レベルになると、カレントミラー回路はオ
フしプリチャージ回路がオンするため、全てのＷ、は−
４，５ｖとなる。 第３４図は、第３２図のＤＥＣを変更し、論理積をｐＭ
ＯＳＴで、カレントミラー回路をｎＭ○ＳＴで構成した
ものである。この特長はｐＭＯｓデコーダ使用と入力信
号電圧を全てＶｃｃ基準としたことである。第３４図の
ＤＥＣにおいてＮ０１゜Ｎ １１ Ｊ 、 Ｎ ６ ｋ
は直列に接続されたｐＭＯＳＴ Ｍ、。 ＭＪのゲートまたはソースに接続され、Ｎ ｇ ｉ ｐ
Ｎ ｏ ４ 。 Ｎ ６ ｋの論理積をとる。この結果でｎＭＯｓＴ
Ｍｐｌ、Ｍｐ２で構成されたカレントミラー回路を動作
させる。Ｍ ｐ ３はプリチャージ用であり、そのゲー
トはφＰで制御する。カレントミラー回路の出力Ｎ （
１ｘはＭＯ，、ＭＣ２で構成したＣＭＯＳインバータ回
路に入力する。Ｋの出力Ｎ８□はｎＭＯｓＴ Ｍ８□
〜Ｍ！４のゲートに接続する。ＸＩＪはＭｘ工〜Ｍ ｘ
。 のソースに入力する。Ｍ、□〜Ｍｘ４のドレインは各々
Ｎ ２ ｘ １〜Ｎ０．と接続される６ Ｎ２に、はＷ
Ｄ□のＭ、のゲートに接続される。Ｍ、、Ｎ４はＣＭＯ
Ｓインバータ回路を構成し、ＷＩを駆動する。Ｍｉはφ
ＰＨで制御されるプリチャージ回路、Ｎ２は誤動作防止
のためにＣＭＯＳインバータ回路の出力ＷＬから入力Ｎ
３Ｘ工に弱い帰還をかける回路である。 Ｍ、、Ｍよ、Ｎ３のソースはＶｃｃ（ＧＮＤ）と接続さ
れＮ４．Ｍ、のソースはＶＥ２と接続する。ワード線の
高レベルはＧＮＤ、低レベルはＶＥ、と等しい。 第３５図を用いて第３６図の動作を説明する。 ココテは、ＶＥ、＝−１，５Ｖ、ＶＥ２ニー２．５Ｖ。 ＶＥＥ＝−４５，５Ｖの場合を例にとる。まず最初、プ
リデコーダ回路の出力Ｎ、ｌ、 Ｎ、−は高レベルＯＶ
、 Ｎ ｏ ｈは低レベル−１，５ｖであるためカレ
ントミラー回路はオフし、φＰは低レベル−１゜５ｖで
あるためカレントミラー回路の出力Ｎ、ＸはＯｖにプリ
チャージされている。このためＣＭＯＳインバータ回路
によりＮｘ工は低レベル−１，５Ｖとなっている。よっ
て１Ｍｘ１〜Ｍ ｘ ４はオフしている６ｘ、４は全て
−２，５ｖである。Ｍ、のゲートは−２，５ｖとなって
おり、Ｎ５はオフしている。また、ＷＤ工においてＭ工
がオンしているためＮ３に、はＯｖにプリチャージされ
ている。このため、Ｗ工は−２，５ｖとなっている。他
のＷＤ、〜ＷＤ４も全て−２，５ｖとなっている。次に
、φＰ。 φＰＨが反転しプリチャージ回路はオフする。 Ｎ（１＋、Ｎ−が低レベル−１，５ｖとなり、Ｎａｋが
高レベルＯｖとなった場合のみ、Ｍ ｌ、 Ｍ Ｊに電
流が流れカレントミラー回路がオンする。カレントミラ
ー回路がオンしてＮ、Ｘが−１，５ｖまで放電され、Ｎ
エエはｏｖまで充電される。ここでＮｘ工がＯｖに充電
されかつＸＩＪが０■に変化した場合のみＮｏ、は−２
，５ｖからＯｖとなり、ＷＤｉのＭ、をオンさせる。こ
れにより、Ｎ３ｘ、は−２，５■まで放電され、よって
Ｗ工はｏｖまで充電される。次に再び、φＰ、φＰＨが
低レベルになり。 Ｎ Ｏ＋ｇ Ｎ６４は全て高レベルにＮ ６ ｂは全て
低レベルになり、Ｘ１Ｊが低レベルになる。このため、
カレントミラー回路やＭ、はオフし、プリチャージＭＯ
３Ｍ工がオンするため、全てのＷｔは再び−２，５ｖの
低レベルとなる。 さて、これまでプリデコーダあるいはデコーダにカレン
トミラー回路を用いてきた。カレントミラーは高速であ
る反面、カレントミラーの起動信号（ａｘ、””ａｘ、
ｔ Ｎ。ｔ、 Ｎ、、、 Ｎ、、、φＰ、φＰ等）の信
号レベルあるいはチップ内電源電圧がばらつくとオフで
あるべきカレントミラーがオンしてしまいワード線、列
選択信号線が多重選択されるおそれがある。このような
誤動作を避けるためカレントミラーのスイッチ用ＭＯＳ
（例えば第３０図のＭ １、〜Ｍ ｌ”？ Ｍｎ１〜Ｍ
ｎｈｇ Ｍｃｌ〜Ｍｃｎ＋第３２図と第３４図のＭ ｔ
Ｊ Ｍ ａ ＋ Ｍ ｐ□）のスレッショルド電圧Ｖ
ＴＲを通常のＭＯＳのＶＴＨより大きく設定するのがよ
い。例えば通常のＭＯＳのＶＴＨが０．２Ｖの時、これ
らを０．４ｖと大きくすればよい。 本発明の基本実施例は第１図であり必ずしもプリデコー
ダあるいはデコーダにカレントミラー回路を使う必要は
ない。第３６図はカレントミラー回路を使わないデコー
ダ・ワードドライバの構成例である１回路は第３２図と
、動作は第３３図とほぼ同じである。カレントミラーを
用いないので速度はやや遅いが動作はより安定である。 これは第３６図の入力Ｍ ＯＳ ＭＩ、 Ｍ−が少し
オンしてもＩＮＶＩが反転しなければ誤動作は起きない
からである。 さて、これまでの説明の中で、アドレスバッファ出力ａ
ｘ、〜ａｘｎはＣＥが高レベル（待機状態）では、全て
高レベル或いは全て低レベルになるとした。次にこのよ
うなａｘｅ〜ａｘｎを発生するためのアドレスバッファ
回路の構成方法を第３７図〜第４６図に示す。 第３７図は、ＣＥ及びチップ外部アドレス入力信号Ａ、
□〜Ａ８゜（代表してＡ ｘ ｂと記す）を受けて上述
のａｘ□〜ａｘｎを発生するアドレスバッファ回路の一
実施例である。この回路は上述の待機状態でアドレスバ
ッファ出力を高レベルに固定する機能と定められた期間
で出力をラッチする機能を有する。ＱｌとＩＩＥ、は外
部入力Ａ ｘ ｋを受は信号 レベルを下げるエミッタ
フォロワ回路である。ＶＲはカレントスイッチの参照電
圧で−２，ＯＶである。 Ｑｓ、 Ｑ、からの２組の差動出力のうち、ａＸｋｌａ
ｘｋは後段回路への出力信号であり、Ｎ２．Ｎ２はラッ
チ用フィードバック信号である。Ｑ、、Ｑ、はラッチ用
カレントスイッチ回路である。アドレス入力信号で動作
するＱ、、 Ｑ、とラッチを行なうＱ７、Ｑ、の電流切
り換えはＭＯＳＴ Ｍよ２Ｍ２とそのゲート制御信号
ＸＬ、ＸＬによって行なう。 Ｑ４はＣＥｌが高レベルの時（待機状態）はアドレス入
力の如何に依らず出力ａＸｋｔ ａＸｋを高レベレに固
定するためのトランジスタである。ＣＥ工の高レベルは
Ａ ｘ ｋ（Ａ ｘｋよりＶＢＥレベルシフトした信号
）の高レベルより高く、低レベルはＡｘｈの高・低レベ
ルの中間値に設定する。第３７図の動作を第３８図を用
いて説明する。ＣＥが−０，８Ｖ（７）時待機状態であ
り、ＸＬは−３，７Ｖ、ＸＬは−４，５ｖとなッテおり
、Ｑｇ ＨＱ３１Ｑ、のカレントスイッチ回路が活性化
している。 ＣＥＬは−１，２ｖと高いので、アドレス人力Ａ ｘ
ｋに依らず、出力ａｘｈ、 ａｘｈは高レベルに固定さ
れる９次に、ＣＥが−０，８ｖから−１，６ｖに切り替
わると、ＣＥＬが−２，ＯＶとなり。 Ａｘｋに応じてａＸｋｔ ａｘｋおよびＮ、、 Ｎ、に
差動信号が現われる。このあとＸＬ、ＸＬが反転し、Ｑ
７、Ｑ、のカレントスイッチ回路が活性化し、その時の
出力状態を保つ。この状態でＡ ｘ ｂが変化しても、
出力ａｚｈ、 ａｌｋは変化しない、再び、ＣＥが−１
，６Ｖから−０，８Ｖ１ｍ切り替わるとＣＥ。 が−１，２ｖに戻るため、ａ Ｘｋｌ ａ Ｘｋおよび
Ｎ２゜Ｎ２は高レベルに固定される。ａｘｋｇ ＆ｒ□
の信号振幅はＩｃｓ工×Ｒ工できまりＯ〜２ｖ程度に調
整できる。 次にアドレスバッファの出力にレベル変換回路をつけＶ
ＥＥ基準の出力信号を発生する実施例を第３９図に示す
。この回路も待機状態でアドレスバッファ出力を固定す
る機能と定められた期間で出力をラッチする機能を有す
る。第３７図回路と異なる点はレベル変換回路をつけた
こと、ラッチ回路をＭＯＳ差動回路で構成したこと、ラ
ッチ回路のＭ工２Ｍ２の共通ソース点に電流源を設けた
こと、待機状態でａｘｋ、ａｚｋを低レベルに固定した
ことである。次にこれらの効果を説明する。まずレベル
変換回路の効果を第４０図に示す。カレントスイッチ回
路の出力Ｎ工、Ｎ工の電位は原理的にＶＣＣから決まる
。レベル変換回路の出力あるいはそのインバータ出力ａ
Ｘｋ＋ ａＸｋは高レベルはＶａ工、低レベルはＶＥＥ
となる。これはＶＣＣ基準（第３図（ａ））からＶＥＥ
基準（第３図（ｂ））に変換したことになる。後段ＣＭ
ＯＳ回路に電圧Ｖｃ１．ＶＨＥを印加して動作させる場
合に好適な信号レベルである。第３０図から第３４図に
述べた後段回路の実施例が全て使える。またラッチ回路
をバイポーラでなくＭＯＳ差動回路で構成したことによ
りＮ工、Ｎユにつく寄生容量が減少するのでＡ ｘ ｋ
からａｘｈ、 ａｘｋまでの応答速度を高速化できる。 逆にラッチ回路の速度は遅くなるがアクセス時間のクリ
ティカルパスではないので問題はない。ラッチ回路のＭ
□ｐ Ｍｚの共通ソース点に電流源を設けたことにより
ＸＬ、ＸＬは差動信号であればよくそのレベル設定が容
易になる。第４１図は第３９図回路の動作を説明したも
のである。待機時はＣＥ、の低レベルによりａｘｈ、ａ
□を低レベル固定にする。動作時はＣＥ工が低レベル、
ＣＥ、が高レベルになりアドレス入力によりａＸｋｐａ
Ｘｋが変化する。 第４２図は第３９図を更に改良したものである。 第３９図と異なる点はラッチ用のＭＯＳ差動回路を除去
し後段（７）ＩＮＶＩとＩＮＶＩＩ、ＩＮＶ２とＩＮＶ
２１で自動ラッチ回路を構成したこと、カレントスイッ
チのコレクタ負荷にクランプ用ダイオードを置いたこと
、電流源ＩＥ工、Ｉｃｓ、をＭＯＳトランジスタで具体
化したことである。ＶａはＶＥＥ基準の定電圧である。 動作の様子は第４１図と等しい、ＭＯＳ差動回路の除去
によりＮ１゜Ｎ工の寄生容量は更に小さくなる。ＤＬ−
Ｄ、はバイポーラトランジスタＱ、、 Ｑ、の飽和防止
用クランプダイオードである。コレクタ低電位はＶｃｃ
−２Ｖ Ｂ Ｅ Ｌクランプされる。ＩＮＶＩＩ、ＩＮ
Ｖ２１は駆動能力の小さいＣＭＯＳインバータが望まし
い。ＩＮＶＩ、ＩＮＶ２の反転を妨げないからである。 破線で囲んだＭ工、 Ｍ２． Ｍ、は第４２図中に示し
たように１個のＭＯＳ Ｍ工に置き換えてもよい。Ｘ
Ｌが低レベルになるとラッチ状態になるとともに電流を
ゼロにできるので低電力化できる。ただし多数のアドレ
スバッファの電流をＸＬで同時にオン、オフするとチッ
プ内外の電源ノイズが大きくなる欠点がある。 以上の第３７図、第３９図、第４２図のアドレスバッフ
ァの制御用パルスＣＥよ、ＧＥ、を発生するだめの３ｖ
人カバソファの構成例を第４３図に、その動作波形を第
４４図に示す。ＣＥ工の信号レベルを出すため抵抗によ
る０、４ｖのレベルシフト回路を設けた。Ｃｓｐはスピ
ードアップコンデンサである。ＣＥ、の信号レベルは高
レベルがＶｃｍ、低レベルがＶＥＥとなる。 またこの他のＥＣＬアドレスバッファの構成例として特
開昭６１−１７０９９２の第１６図、第３２図に示した
ようにアドレスバッファのエミッタフォロワ出力でワイ
アドオア接続を行ないプリデコーダ動作あるいは待機時
の電圧固定を行なってもよい。 また第３７図〜第４３図は、ＥＣＬインタフェースを例
に説明してきたが、本発明はＴＴＬインタフェース構成
でも構成でき本発明の特長をそのまま生かせる。第４５
図はＴＴＬインタフェースのアドレスバッファ回路の実
施例で、第４６図はその動作説明図である。第４５図に
おいて、ＩＮＶＩは外部アドレス入力信号Ａｘｋを受け
、Ｖｃｃ、 Ｇ Ｎ Ｄレベルまで増幅する。Ｍ Ｐ
１〜Ｍ ｐ ４ ｇＭ ｎ Ｌ 〜Ｍ ｎ ４とＩＮＶ
２はＸＬ、ＸＩｊ？制御されるラッチ回路、ＮＡＮＤＩ
、ＮＡＮＤ２はＣＥ、によって出力を待機時に高レベル
に固定し、動作時に一方の出力のみ低レベルに変化させ
る。第４５図中に示したように初段のＩＮＶＩのみａｍ
電圧Ｖｃｃ、ＧＮＤを印加し、ラッチ回路以降の後段は
電圧Ｖｃ工、ＧＮＤ印加で低振幅動作させる。第４６図
では、Ｖｃ、は１．５Ｖ、外部入力信号ＣＥ。 Ａ ｘ ｋはＴＴＬ入力のワースト条件を想定し高レベ
ル２．４ｖ、低レベルＯ，ＳＶとしている。最初、ＣＥ
が高レベルである時、Ｙτは低レベルでありＸＬは高レ
ベルであるため、Ａｘｋの変化によってＮ１も変化する
。また、ＣＥ工は低レベルであるため、出力ａｘｋｐ〒
πは高レベルに固定される。 次に、ＣＥが高レベルから低レベルに変化すると、ＣＥ
□も低レベルから高レベルに変化するため、ａｘｌｔｔ
ａπにはＮ工の信号に応じた出力信号が現われる０次
にＸＬ、ＸＬは切り替わりＮ、は固定される。■が再び
低レベルから高レベルに変化すると、ＣＥ、も高レベル
から低レベルに変化するためａ ｘｈ、ａ ｚｋは高レ
ベルに固定される。ＸＬ。 ＸＬは切り替わって、ラッチが解除され次サイクルに備
える。 次に、第２０図の実施例などに用いる出力回路の構成例
を示す、第４７図は、ＥＣＬインタフェース出力回路の
構成例であり、第４８図はその動作の説明図である。こ
のバイポーラを主体とした回路は３ｖ以上の電源電圧を
必要とするのでＶｃｃ。 ｖＥＥの電源電圧を印加することにした。第４７図の破
線で示すように出力回路は便宜上３個の回路ブロックＭ
ＡＬ、ＭＡ２．ＯＢに分けられる０ＭＡ１ではメモリセ
ル続出し回路からの出力線ＲＯ，ＲＯを入力とし電流電
圧変換回路とバイポーラ差動増幅回路を経て出力ＣＯ２
τ万１取り出す。ＲＯ：ｉδには、データ線の信号電圧
に応じた電流信号が現われる。 ｃｉ、 〜Ｑ、、 Ｒ
，、Ｒ２，Ｄｌ、Ｄ２、工□〜工、の回路ではこの電流
信号を電圧信号に変換する＊ ＱＬ、Ｑ２のベースには
定電圧Ｖａ（例えば、−０，８Ｖ）が印加され、ｖＢＥ
の値が電流量にあまりよらないことを利用してＲＯ。 ＲＯの電圧変動を抑えている。これによって、ＲＯ，Ｈ
の寄生容量による遅延を小さくしている。Ｑ、、Ｑ、、
Ｍ□は差動増幅回路であり、これを活性化させるか否か
はＣＥ、ＷＥとアドレス入力から発生したφに＾Ｊで決
定する。例えばＭＡＬは各サブアレー毎に設けφＨ＾４
によりどのサブアレーからの情報を後段に伝えるかを選
択する。メモリセルのワード線や列選択線を選択したま
まφＨＡＪだけを切り換えることにより、複数のメモリ
セルからのデータを高速で切り換える、いわゆるスタテ
ィック動作も可能である。Ｃ○、τてにはやはり電流信
号が現われる。ブロックＭＡ２ではこれをＭＡＬと同様
に電圧信゛号に変換しＭＯ５ＭＯを取り出す。ＭＡＺ内
にある破線で囲んだＱ、、 Ｑ、ｏ、 Ｍ□はラッチ回
路でありメモリセルからの読出しデータを保持する。Ｄ
ＲＡＭセルの再書込み動作、あるいはプリチャージ動作
の期間でもＤ ｏｕｔに読出しデータを出し続けること
ができもよい。この場合Ｓ○、ＳＯがベース入力で、Ｒ
Ｏ，ＲＯがコレクタ出力となる。この構成にするとＤＲ
ＡＭセルの再書込動作、あるいはプリチャージ動作の期
間でもφ片＾、だけを切り換えることにより、いわゆる
スタティック動作も可能である。ブロックＯＢは出力バ
ッファであり、Ｑ７のエミッタよりＤ ＯＵＴを取りだ
す。φＯＥは待機時または書込みサイクルにおいてＱ工
、をオンさせＤ ｏｕｔを低レベルに固定するためにあ
る。 第４８図は上記のスタティックカラム動作を含めた読出
し動作説明図である。ＣＥ、○ＥｐＡｘｋ。 Ａｙｈ、Ａｚｈは外部入力信号である。このうちＯＥは
アウトプットイネーブル信号で低レベルの時ＤＯＵＴに
有効データを出す。ＡＸｋはワード系アドレス信号群、
Ａｙｋは列選択系アドレス信号群、ＡｚｈはφＭＡＪを
切り換えるためのアドレス信号群である。ＣＥ、ＯＥが
Ｌｏｗの期間にＡｚｋだけを切り換え、スタティックカ
ラム動作を行なう、またＣＥがＨｉｇｈのプリチャージ
期間になってもＣＥがＬｏｗであればＤ ＯＵＴに有効
データを出す。なお第４７図では省略したがＲＯ，ＲＯ
。 Ｃｏ、Ｃｏ、ＭＯ，ＭＯは寄生容量が大きいので高速の
連続サイクル動作では前サイクルの履歴でアクセス時間
に影響することがある。この場合これらの差動信号ライ
ンにイコライザ用のＭＣ８を設は待機期間に同電位にす
るとよい。 第４９図はＴＴＬインタフェース出力回路を示す図であ
る。前段のＭＡＬ、ＭＡ２の構成は第４７図と同じでよ
い。ただ電源電圧を第２図に従ってＧ Ｎ Ｄ 埠ＶＣ
Ｃ，ＶＥＥ６ Ｇ Ｎ Ｄに置き換えればよい、ＭＡ２
の出力ＭＯ，ＭＯはブロックＯＢの構成上、ダイオード
のレベルシフトをやめ、また信号振幅を０．８Ｖから１
．５Ｖ程度に増加するのが望ましい。ブロックＱＢは第
４７図と異なる。 ＯＢではＭＯ，ＭＯを入力信号としてカレントミラーＭ
、〜Ｍ工、で大振幅に変換して、出力トランジスタＭｉ
＊ −Ｍｚｓ ＠： 駆動している。ＴＴＬでは待機時
または書込みサイクルでは高レベルのφＯＥにより出力
ＤＯＩＪＴを高インピーダンスにする。待機時または書
込みサイクルではＯＢに貫通電流は流れない、φＯＥの
振幅もＶＣＣとするのがよい。第４９図には低振幅系（
Ｖｃ、、ＧＮＤ動作）からのレベル変換回路も示す。こ
の回路は第１３図のドライバと類似しているがプリチャ
ージ信号をやめ低振幅差動信号φＯＥ、φＯＥをカレン
トミラー制御に用いたものである。簡単に高速のレベル
変換ができる。 次に高速で占有面積が大きくならないメモリセルアレー
構成について述べる。第２８図ではＮワード×Ｍデータ
線対のメモリセルアレー構成についてデータ線の分割に
ついて言及しなかった。大容量メモリでＭの数が増大す
ると、データ線寄生容量が増大しデータ線の読出し信号
電圧が減少し、高速読出し動作成いは安定動作が不可能
になる。 そこで特開昭５７−１９８５９２号にはデータ線を多分
割し、データ線寄生容量を減少させる方法が提案されて
いる。この方式を第２８図にそのまま適用することがで
きる。すなわち１分割サブアレー毎に第２８図の構成と
する。しかし分割された各データ線毎に、センスアンプ
、プリチャージ回路や書込み回路、読出し回路が必要で
あるため、チップ面積が増大し、ＤＲＡＭの特長である
高集積性を損なうおそれがある。さて、第２８図、第２
９図に示したようにＤＲＡＭの高速読出しのためには、
メモリセル読出し直後でセンスアンプ増幅前の微小なデ
ータ線電圧差を検出し後段の出力回路に送る必要がある
。そこで読比し回路はデータ線に直結し高速読出しの特
長を保ったまま、センスアンプや書込み回路は２つの分
割サブアレーで共用し、チップ面積の増加を抑えること
が考えられる。第５０図では左右２組のデータ線対ＤＬ
、ＤＬ及びＤＲ，ＤＲの各組ごとに読出し回路が設けら
れ、書き込み回路（ＭｗＨＭｗｚ）、データ線ショート
回路（Ｍｓｘ ｖ Ｍｇ２ ＋ ＭＢ２ ）−センスア
ンプ（ＭＡ、。 ”Ａ２ ｙ ＭＡ、 ｙ ＭＡ、）は２組のサブアレー
で共用し、どちらのデータ線対とこれらの回路を接続す
るかはＭＯＳスイッチＭＣＬＬ ＋ ＭＣＬ！またはＭ
ＣＲ□、 ＭＣＲ２のオン、オフで制御する構成とした
。５ＨＲＬ。 Ｓ ＨＲＲはこれらのゲート制御信号である。書込み回
路及び読出し回路は第２８図に示した書込み回路及び読
出し回路と同じ回路である。Ｄｔ、、 Ｄτと接続され
る読出し回路はＹＳＲｔ、で、ＤＢ、 ＤＲと接続され
る読出し回路はＹ Ｓ ＲＲで制御する。 Ｙ Ｓ Ｒｔ、、 Ｙ Ｓ ＲＲはＹＳ信号とＡＸＳＬ
あるいはＡＸＳＲとのＮＯＲ回路から発生する。書込み
回路はＹＳＷで制御し、ｙｓｗはＹＳとＷＣＬとのＮＯ
Ｒ回路から発生する。本回路の特長は、以下の通りであ
る。第１に、２組のデータ線対で書込み回路、センスア
ンプ、プリチャージ回路を共用することによって素子数
を減らすことができ、又レイアウト面積も小さくできる
ということである。 第２に、読出し回路の動作時には、データ線対と書込み
回路、センスアンプ、プリチャージ回路とを切り離すこ
とができるため、読出し時のデータ線の寄生容量が減少
しデータ線信号電圧の増大による高速化ができることで
ある。読出し時のデータ線寄生容量は、センスアンプ、
プリチャージ回路、書込み回路による部分が無くなり約
３０％減少する。 第５１図は左サブアレー読出し、右サブアレー読出し、
左サブアレー書込みの連続３サイクル動作を示す。左サ
ブアレー・右サブアレーの切り換えはＡ Ｘ ｓ Ｌ及
びＡＸＳＲで、読出し・書込みの切り換えはＷＣＬで行
なう。ここでは、ＥＣＬインターフェイスを想定して、
ＶＥＥニー４．５Ｖ、ワード線電圧Ｖｗ＝−２．ＯＶ、
データ線高電圧ＶＤＨ＝−３，ＯＶ、データ線低電圧Ｖ
ｏｔ、＝−４，５Ｖ。 プリチャージ電圧ＶｏＭ＝ニー３．７５Ｖの場合を例に
説明する。左すブアレーワード線ＷＬ、右サブアレーワ
ードＷＲとＳ ＨＲＬ、 Ｓ ＨＲＲおよびφｐｃは振
幅２．５ｖ、その他は１．５■とする。なお。 第５０図の回路はサブアレー毎に設けるためチップ内で
多数あるが、Ｓ ＨＲＬ、 Ｓ ＨＲＲおよびφＰＣは
各々一つの信号線でこれら全てを駆動するとは限らず、
通常はアドレス信号により分割駆動することが多い。最
初、ＣＥが高レベル−〇、８Ｖであり、全ワード線Ｗは
低レベル−４，５ｖ、全列選択信号線ＹＳは高レベル−
３，ＯＶ、５ＨＲＬおよび５ＨＲＲは共に高レベル−２
，ＯＶ、φＰＣは高レベル−２，Ｏｖである。このため
、ＤＬ。 ＤしとＤＲ，ＤＲは共通プリチャージ回路でショートさ
れ、−３，７５Ｖとなっている。３百が、高レベル−〇
、８Ｖから低レベル−１，６ｖになると、Ｓ ＨＲＬ、
Ｓ ＨＲＲおよびφｐｃはいったん−２，ＯＶから中
間電圧−４，ＯＶまで下げる。 −４，５Ｖまで下げてもよい。この動作はアドレスによ
らず、全て同時に動作させるほうがアドレス制御がいら
ない分高速である。これにより、データ線対は共用して
いる書込み回路、センスアンプ、データ線ショート回路
と切り離される。この後たとえば左サブアレー内のＷｔ
、が選択され高レベル−２，ＯＶになると、データ線対
Ｄｔ、、 Ｄｔ、に微小信号電圧が現われる。ＹＳが選
択され低レベル−４，５ｖになると、この微小信号電圧
は読出し回路によって直ちに出力回路に伝達される。左
右の読出し回路はＹ Ｓ ＲＬ、 Ｙ Ｓ ＲＲによソ
ー方のみが動作する。データ線対の微小信号電圧はこの
後ＣＭＯＳセンスアンプによって増幅される。 ＣＭＯＳセンスアンプと接続され増幅されるが、５ＨＲ
Ｒは−４，５ｖとなりＣＭＯＳセンスアンプが動作して
もＤＲＩ ＤＲに信号が伝達されない。 左右のサブアレーがいずれも非選択の場合がある。 この時はセンスアンプは非動作である。５ＨＲｔ。 および５ＨＲＲは第５１図の破線のように中間レベルに
したままか、或いは両者を高レベルに戻してもよい。ま
た、φＰＣはＣＭＯＳセンスアンプが動作する前にはさ
らに−４，５ｖまで下げる。左右のサブアレーがいずれ
も非選択の場合、第５１図の破線に示すようにφｐｃを
中間電位に保ち、プリチャージ期間で全てのφＰＣを高
電位に戻せばよい。Ｄｔ、、 Ｄｔ、の信号はＣＭＯＳ
センスアンプで再書込みに十分な電圧まで増幅゛される
。つぎに、ＣＥが低レベルから高レベルになると、Ｗと
ＹＳは非選択となり、読出し回路とセンスアンプもオフ
する。この後Ｔπが高レベル−２，Ｏｖとなって、デー
タ線対はショートされる。また、ＳＨＲしおよび５ＨＲ
Ｒは再び−２，Ｏｖとなり口左右のまた、読出し回路を
第５０図のような構成にした時、後段には高感度のアン
プを用いなければこの方式の高速動作を十分に発揮でき
ない。高感度のアンプとしては１例えば第４７図または
第４９図に示した主にバイポーラトランジスタを用いた
回路が好適である。あるいはＣＭＯＳ回路のみで構成す
ることもでき、この例としてアイ・ニス・ニス・シー・
シー １９８８、ダイジェスト・オブ・テクニカルペー
パーズ、第１７４頁〜第１７５頁（ＩＳＳＣＣ１９８ｇ
、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ、ｐｐ。 １７４〜１７５）の第３図（Ｆｉｇ、３）に示された回
路があげられる。なお、回路のレイアウト配置において
、ＹＳを発生するＹデコーダ・ドライバを分割したメモ
リセルアレーの各サブアレー間に設ける場合は、ＹＳ信
号線はデータ線と平行には走らないので、ＹＳ信号によ
るデータ線への雑音の誘起は生じない。また、Ｙデコー
ダ・ドライバを第２８図のようにチップ内の１カ所に集
中して配置する場合にはＹＳ信号は、多数のサブアレー
に属する読出し回路、書込み回路を第５０＠のように制
御する必要がある。この場合、Ｙ丁信号線はメモリセル
アレー上を通るので容量カップリングによるデータ線へ
の雑音誘起が問題となる。特に上記のように増幅前のデ
ータ線微小信号を読出す方式では問題となる。この開運
に対しては１例えばアイ・イー・デイ−・エム １９８
８、ダイジェスト・オブ・テクニカルペーパーズ、第５
９６頁〜第５９９頁（ＩＥＤＭ １９８８．Ｄｉｇｅｓ
ｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、ｐｐ、５
９６−５９９）の第１図（Ｆｉｇ、１）のようにデータ
線とＹＳ線とを異なる配線層で形成したり、更にはこれ
らの間に遮蔽用のプレート層を設けたメモリセルを用い
れば解決できる。こうしたメモリセルの配線構成例を以
下に示す。ワード線はポリシリコンと第−層アルミの複
合構造で造り、これらを数個所でショートする。データ
線はポリシリコンワード線の上にシリサイドで造る。 その上にポリシリコンまたはタングステンでメモリセル
蓄積容量の共通プレート層を造る。その上に第１層アル
ミのワード線を設ける。更にこの上にワード線と直交し
データ線に平行に第２層アルミのＹＳ線を設ける０以上
によりワード線とデータ線の低抵抗化、およびＹＳ線と
データ線とのカップリング防止を満たしたうえ、後述の
第５３図、第５４図、第５７図のセルアレー構成が可能
となる。 第５２図は読出し回路、書込み回路、プリチャージ回路
、センスアンプ全てを左右のサブアレーで共用し、さら
に読出し出力線（ＲＯ，ＲＯ）。 書込み入力線（ＷＩ、ＷＩ）を共通化したものである。 この方式では読出し回路の動作前に５ＨＲＬ、５ＨＲＲ
を制御する等タイミング数が多くなりやや遅くなるが共
通化により占有面積を更に小さくできる。ＹＳＲはＹＳ
信号のインバータ出力を用いる。書込み回路はＹＳＷで
制御し、ＹＳＷはＹＳとＷＣＬとの論理回路から発生す
る。この論理回路は第５０図のように通常のＮＯＲある
いはＮＡＮＤ回路を用いてもよいが、ＷＣＬラインの寄
生容量が増加しＷＣＬ信号の遅延時間が増加する。なぜ
ならＷＣＬは多数のデータ線対毎にある論理回路を共通
に駆動するからである。ＷＣＬラインの寄生容量を低減
するための具体的回路構成を第５２図中に示した。この
回路はＭＯＳトランジスタのドレイン容量がゲート容量
より小さいことを利用してＷＣＬラインの寄生容量を低
減した。 少数の選択列（ＹＳ：Ｌｏｗ）のみゲート容量が見える
。 第５０図の読出し回路、書込み回路、プリチャージ回路
、センスアンプの共用を複数のメモリサブアレーで行フ
たところを描いたのが第５３図である。ＣＡ工〜ＣＡ、
はデータ線方向にｎ分割されたメモリサブアレーである
。Ｒはデータ線と直結した読出し回路、ＳＡ、ＰＣ，Ｗ
Ａはそれぞれ左右のサブアレーで共用するセンスアンプ
、プリチャージ回路、書込み回路である。左右のデータ
線対ＤＬ＋ Ｄｔ、＋ ＤＲ＋ ＤＲとＳＡ、ＰＣ，Ｗ
Ａとの間には第５２図で述べたＭＯＳスイッチがある。 Ｙデコーダ・ドライバの出力ＹＳは複数のＲ９ＷＡの部
分で第５０図で述べたＡＸＳＬｔＡＸＳＲＩＷＣＬとの
論理をとり必要な回路のみを活性化すする。この図では
１本のＹＳ線は１データ線対だけを制御しているが１本
のＹＳ線で複数のデータ線対を制御することもある。こ
れはメモリセルの寸法が小さくなると面積の大きいＹデ
コーダ・ドライバを１データ線対毎に置くことが困難と
なるからである。この場合１本のＹＳ線で２組以上のデ
ータ線対に対応する２組以上の読出し回路・書込み回路
を活性化することになるので２組以上の読出し・書込み
データを出力回路あるいは書込み人力バッファで１部の
アドレス信号を使って絞る必要が生じる。第５４図は１
本のＹＳ線で２個のデータ線対を制御するものである。 更にこの図ではセンスアンプ、プリチャージ回路、書込
み回路は左右のサブアレーで第５３図と同様に共用する
が、センスアンプ、プリチャージ回路、書込み回路を互
いにサブアレーの反対側に２データ線対ピツチに１組ず
つ置いた。これはメモリセルの寸法が更に小さくなると
センスアンプ、プリチャージ回路、書込み回路さえも１
データ線対毎に１組置くことが困難となるからである。 こうするとメモリセルの寸法は回路の複雑なＹデコーダ
・ドライバ、センスアンプ、プリチャージ回路、書込み
回路の寸法に依存せず、メモリセルとして必要な蓄積容
量や加工技術の限界まで小さくすることが出来る。また
センスアンプ、プリチャージ回路、書込み回路はチップ
の両端を除いて、左右のサブアレーで共用するので、第
５４図の横方向のチップ長は第５３図とほとんど等しい
。縦方向のチップ長は第５３図よりメモリセルだけから
決まる程度に小さく出来る。 なお、読出し回路、書込み回路、プリチャージ回路、セ
ンスアンプの共用方法には、第５０図、第５２図の実施
例の他に、動作速度と占有面積を加味して幾つかの方法
がある。例えば読出し回路とプリチャージ回路は共用せ
ずサブアレー毎に置くこともできる。 さらに、以上の実施例はＤＲＡＭでの読出し回路、書込
み回路、プリチャージ回路、センスアンプの配置に関す
るものであるが、これらはＤＲＡＭに限定されるもので
はない０例えばプリチャージ回路、センスアンプの不要
なＳＲＡＭを高速化する場合にも第２８図、第５０図、
第５２図のように読出し回路・書込み回路を分離して設
ける場合がある。この場合も第５０図に述べたように読
出し回路のみをサブアレー毎に設け、書込み回路は左右
のサブアレーで共用することができる。 第５０図、第５２図での列選択信号ｎを発生するための
Ｙデコーダ・ドライバ回路の実施例を第５５図に示す、
Ｙデコーダは第３２図、第３４図に示したＸデコーダと
同じである。４列のＹ丁ＹＳ工〜ＹＳ、は１個のデコー
ダとＮＡＮＤ回路を用いた４個のドライバから発生する
。カレントミラーを用いたデコーダ出力Ｎｖ工が高レベ
ルになり、かつｙ□、〜ｙｏのいずれかが高レベルにな
るとＹＳ工〜Ｙ８４の１個のみが低レベルの選択状態に
なる。ＹＳ□〜Ｙ１τの振幅は入力信号Ｎ、量。 ＮＩＩＪ、 Ｎ＠ｋｐ ＶＬ１〜ｙ２□、φＰと同じく
低振幅（例えば１．５Ｖ）でよい。 第５６図は第５５凶と回しＹ５５部Ｙ）工〜Ｙ８４を発
生するための別の例である。回路動作は第３２図、第３
４図と同様である。但しｙ１□〜Ｙｚｚを入力するトラ
ンスファトランジスタＭｙ工〜Ｍ ｙ ４を９ＭＯＳで
構成した。これはｙｓ工〜Ｙ８４の選択、非選択の極性
が第３２図、第３４図と逆だからである。 第５３図、第５４図はデータ線方向のチップ配置例であ
るがＸデコーダ・ワードドライバやアドレスバッファな
どを含めた４ＭビットＤＲＡＭのチップ全体の配置例を
第５７図に示す。周辺回路はチップの中央に十字型に置
く。ポンディングパッドはチップ中央部に、縦方向に周
辺回路群に埋め込むように配置する。こうしてポンディ
ングパッドから入・出力回路までの配線長を短く、かつ
出来るかぎり等長にする。メモリセルアレーは４０９６
ワードｘ１０２４データ線対にする。データ線は縦方向
に８分割している。１本のデータ線には２５６個のメモ
リセルが接続される。ワード線は横方向に４分割してい
る。１本のワード線には１２８個のメモリセルが接続さ
れる。分割された１個のメモリサブアレーは５１２ワー
ドＸ２５６データ線対の１２８にビットである。読出し
回路（Ｒ）、書込み回路（ＷＡ）、プリチャージ回路（
ｐｃ）、センスアンプ（ＳＡ）は上下２個のメモリサブ
アレーで第５０図および第５３図のように共用するもの
とした。第５８図は第５７図のチップをＬＯＣ（Ｌｅａ
ｄ Ｏｎ Ｃｈｉｐ）パッケージにボンディングし
たところである。このボンディング方法は特開昭６１−
２４１９５９で開示されている。（ａ）は上から見た平
面図、（ｂ）は（ａ）の−点鎖線位置から見た断面図で
ある。ボンディング用ステムがポンディングパッド付近
以外のチップの大部分を上から押さえつけ、左右のステ
ム上の導体バタンからできるだけ短いワイヤでボンディ
ングする。パッケージのピンから入出力回路までの配線
長の和を非常に短くすることが出来るので、配線遅延時
間を低減できる。またインダクタンスも小さくなり、超
高速ＤＲＡＭに好適なパッケージである。さらにステム
上の導体パタンを多層配線構造にすれば、パッケージの
電源用ピンの数や位置に限定されずに電源用ポンディン
グパッドを増加できるのでさらに電源配線のインダクタ
ンスを低減できる。 第５９図は４ＭビットＥＣＬ ＤＲＡＭのビン構成で
ある。４ＭワードＸ１ビツト構成の場合アドレス入力は
２２本あるｅＡ（１〜Ａ□、はＸ系アドレスでワード線
の切り換え用とし、Ａ□２〜Ａ工、はＹ系アドレスでデ
ータ線の切り換え用とし、八〇。 〜Ａ２□はＺ系アドレスで第４７図で述べたようにメイ
ンアンプの切り換え用、すなわちスタティックカラム動
作を行うためのアドレス入力とする。 ＯＥはアウトプットイネーブル信号でその役割は第４７
図、第４８図の説明で述べた。ＲＥＦはリフレッシュ制
御信号で、これまでの実施例では述べなかったが、通常
のＡ０〜Ａ ｚ ｚを切り換えてのリフレッシュ動作で
なくチップ内部のアドレスカウンタから発生するアドレ
ス信号で自動リフレッシュを行うための制御信号である
。電源ピンとし路用に揺れの少ない電圧を供給するため
専用のピンＶＣＣＲ，負側Ｖ ＥＦ：Ｒを割り当てるこ
とが望ましい。 このＶ ＣＣＲ、Ｖ ＥＥＲを第２６図に述べた基準電
圧発生回路に供給すれば更に安定な電圧を発生できる。 【発明の効果１ 以上、本発明を用いればチップ内の大部分の回路を低振
幅で動作させ、ＭＣ）Ｓメモリセルはレベル変換回路で
高振幅に変換した信号で駆動するので、高速・低雑音・
低消費電力の半導体装置を実現できる１本発明の応用例
のひとつは超高速のＥＣＬインタフェースＢｉＣＭＯＳ
ＤＲＡＭである。その性能は例えば４Ｍビットでアクセ
ス時間５ｎｓ、サイクル時間Ｉｏｎｓである。この様な
超高速ＤＲＡＭではＸ系アドレスとＹ系アドレスを同一
ビンに多重化するのは実装技術上難しく、Ｘ系とＹ系を
別ピンとするアドレスノンマルチ方式（非アドレス多重
方式）が望ましい。しかしパッケージのビン数を減らし
実装密度を高めたい時には高速性がやや犠牲になるが通
常ＤＲＡＭと同様のアドレスマルチ方式（アドレス多重
方式）が好適である。この場合もＥＣＬインタフェース
であればＴＴＬに比べ信号間のタイミング調整が精密に
行えるのでチップ設計と実装設計の両面からより高速性
能を達成できる。これに対し４ＭビットをＣＭＯＳだけ
で造るとＥＣＬインタフェースは不可能でＴＴＬでアク
セス時間５０ｎｓ、サイクル時間１２０ｎｓ程度が限界
である。この様な超高速性能の由来はバイポーラ入・出
力回路と微細化ＣＭＯＳと高速アレー構成による。すな
わち入・出力回路をバイポーラカレントスイッチでつく
り、その出力をレベル変換せず直接ＣＭＯＳプリデコー
ダ、デコーダを動作させるので論理段数を低減できる。 またデコーダとレベル変換回路をカレントミラーで一体
化し入力の電圧変化を高感度に検出しワード線の高振幅
信号を発生する。更にメモリセルアレーはスタティック
ワードドライバ、データ線微小信号の直接センス、多分
割メモリセルアレー等、を用いる。これらによりＳＲＡ
Ｍ並みのアクセス時間を達成できる。この８１９２サイ
クル／ １６ ｍ ｓにする。従来のＣＭＯＳ ４Ｍ
ビットＤＲＡＭは１ｏ２４サイクル／ １６ ｍ ｓで
ある。ユーザからみたリフレッシュによる速度損失は雨
者でほぼ同じである。これはリフレッシュサイクル数が
８倍でもサイクル時間を一桁以上小さくできるので、４
Ｍビットリフレッシュ所要時間がほぼ等しくなるからで
ある。 このように超高速ＤＲＡＭでリフレッシュサイクル数を
多くする目的は、同時駆動ＣＭＯＳセンスアンプの数を
減らし、データ線充放電にともなう電源雑音や消費電流
の増加（サイクル時間に反比例）を抑えることにある。 リフレッシュサイクル数を８に〜１６にサイクルに増し
てもよい。またＥＣＬ仕様としては電源電圧、温度依存
性が小さイモトローラ社１００に仕様（ＶＥＥ＝−４，
５Ｖ使用）がよいが電源電圧、温度依存性がやや大きイ
モトローラ社１０に仕様（ＶＥＥ＝−５，２Ｖ使用）も
入出力回路用基準電圧発生回路を変更するだけで容易に
実現できる。このＩＯＫ仕様のときもチップ内は電源電
圧、温度依存性の小さい電圧で動作させることができる
。さらにＩＶＥＥＩがより小さい特殊な仕様の時も本発
明の回路構成はそのまま利用できる。バイポーラトラン
ジスタ使用の利点は入出力回路や読出し回路の高速化の
他に、内部電圧発生回路の高精度化がある。周知のよう
にバイポーラのＶＢＥはばらつきが小さいので高精度な
内部電圧を発生できる。特にバンドギャップジェネレー
タを用いると電源電圧、温度依存性がほとんどゼロの電
圧を発生することができる。 もちろん本発明と微細Ｂｉ”ＣＭＯＳデバイスとを組合
せれば、ＥＣＬインタフェースばかりでなく、ＴＴＬイ
ンタフェースのＢｉＣＭＯＳＤＲＡＭ＋）Ｍ！ｌ計でき
る。 また本発明で述べられたデコーダ、ワードドライバやメ
モリセルアレ一方式と微細ＣＭＯＳデバイスとを組合せ
ると、バイポーラトランジスタを使わない場合にもかな
り高速のＴＴＬインタフェースＤＲＡＭを実現できる。 この場合チップ内の定電圧発生回路としては、例えばア
イ・イー・イー・ジャーナル・オフ・ソリッド−ステー
ト・サーキッツの１９８８年１０月号１１２８頁〜１１
３２頁（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
−５ｔａｔｅ Ｃ４ｒｃｕｉｔｓ。 Ｖｏｌ、２３．Ｎｏ、５，０ｃｔｏｂｅｒ １９８８．
ｐｐ、１１２８−１１３２）に記載された回路を用いれ
ばよい。
ロデバイス、１９８８年２月号、第５２頁から第８４頁
に記載されているようにＢ１ＣＭＯＳ技術が注目さねて
いる。 上記のＢｉＣＭＯ５技術とは、周知のごとくバイポーラ
トランジスタと０ＭＯＳとを基本回路内又は同一チップ
上で組合せた技術であり０ＭＯＳと同等の高集積性、低
電力性を維持したままバイポーラトランジスタの高電流
駆動能力を用いてＬＳＩの高速化を図るものである。 【発明が解決しようとする課題１ しかしながら、従来のＢｉＣＭＯＳ技術では０ＭＯ５に
比べ、たかだか２倍の高速化しかできない。このため、
例えばダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）を現在用いられている動作周波数２０〜３０ＭＨｚ
のＭＰＵ ｒＭＣ６８０２０（商品名、米国モトローラ
社）」やｒＡ８０３８６ （商品名、米国インテル社）
」と共に使うにはアクセス時間５０ｎｓ以下が必要とさ
れ、将来は更に高速化が望まれるが、従来のＢｉＣＭＯ
Ｓ技術を用いたＢｉＣＭＯＳＤＲＡＭでは動作速度の点
で限界がある。従って、今後の情報処理機器の更なる高
性能化に対しては従来のＢ１ＣＭＯＳ技術ではもはや対
応できない。 また近年、アナログ・ディジタル共存ＬＳＩの開発が盛
んであるが、このようなＬＳＩにもバイポーラの微小信
号検出能力を用いたＢｉＣＭＯＳ技術が注目されている
。しかし、従来のＢｉＣＭＯＳ技術ではディジタル部の Ｂ１ＣＭＯＳ回路の論理振幅が電源電圧（例えば５ｖ）
にほぼ等しく、しかも立上り／立下り波形が急便なため
電源線や隣接信号線に雑音電圧を誘起し、これが微小信
号を扱うアナログ部に結合し安定動作を損なうという問
題があった。 これらの原因はＢｉＣＭＯＳＬＳＩを構成する多数のＢ
ｉＣＭＯＳ回路の入出力信号が電源電圧とほぼ同等の大
振幅であるからである。これを解決するために、内部信
号の振幅を下げることが有効である。例えば、チップ外
部からのＥＣＬレベルの入力信号をバイポーラトランジ
スタのカレントスイッチ回路で受け、０．８ｖ〜１．６
Ｖ振幅の信号を発生し、この信号でデコーダ回路等の大
部分の内部回路を動作させることによりチップ全体の高
速、低雑音動作が期待できる。しかし、例えばＤＲＡＭ
、ＳＲＡＭにおいてメモリセルのワード線を駆動するに
は大振幅信号が必要となる。 よって、デコーダあるいはワードドライバでレベル変換
をするため、高速で低消費電力のレベル変換回路が必要
となる。 【課題を解決するための手段】 上記の目的を達成するため、本発明においては。 チップ外部との信号の授受を行なう入出力回路はバイポ
ーラ、又はＢｉＣＭＯＳ回路で構成し、このうち入力回
路ではＥＣＬ／ＴＴＬレベルの入力信号を受け、Ｏ，Ｓ
Ｖ〜１．６Ｖ振幅の信号を発生する。この信号でチップ
の大部分のＣＭＯＳ回路を低電圧で動作させることによ
りチップ全体の高速、低雑音動作を実現する。ＣＭＯＳ
回路の低電圧動作は微細化ＭＯＳトランジスタの耐圧低
下からも必要であり、たとえば１．５ｖ以下にとる。 しかしＭＯＳメモリのワード線信号には例えば２Ｖ以上
の高振幅信号が必要である。この低振幅から高振幅への
レベル変換回路として、同一導電形の第１．第２のＭＯ
Ｓトランジスタの各トランジスタのソースを第１の電源
に接続し、第１のトランジスタのゲートとドレイン及び
第２のトランジスタのゲートとを共通り接続したいわゆ
るカレントミラー構成とし、第１のトランジスタのドレ
インと第２の電源との間に第１の入力信号によって開閉
する第１のスイッチを設け、第２のトランジスタのドレ
インを出力端子としこの出力端子と第２の電源との間に
第２の入力信号によって開閉する第２のスイッチを設け
ることによって、小振幅の第１と第２の入力信号から大
振＠（第１の電源と第２の電源の電圧差）の出力信号を
高速に発生させるｅ ｔＪ’振幅の第１と第２の入力信
号の発生回路としては、バイポーラトランジスタを用い
たＥＣＬ回路又は低電圧動作ＣＭＯＳ回路がある。 上記第１、第２のスイッチがＭＯＳトランジスタで、そ
のＶＴＨ（Ｌきい値電圧）がＥＣＬ回路の出力振１１１
（例えば０．８ｖ〜１．６ｖ）よりも小さい場合には、
ＥＣＬ回路の出力で直接駆動することができる。あるい
はこの第１、第２のスイッチを低電圧動作ＣＭＯＳ回路
の出力で駆動することもできる。これらの方式は微細加
工技術が進み、例えばゲート長が０．３μｍでＶＴＨが
０．２Ｖともなるとますます重要になってくる。 【作用］ 上記のようなバイポーラＥＣＬ回路あるいは低電圧動作
ＣＭＯＳ回路とレベル変換回路とを組合せて、例えばＭ
ＯＳメモリセルアレーの駆動回路のみ大振幅出力とし、
ＬＳＩの他のほとんどの回路を小振幅動作させることに
より、高速、低消費電力、低雑音のＬＳＩを実現できる
。 （実施例１ 以下、本発明を実施例を用いて詳しく説明する。 第１図は１本発明の基本的な実施例を示したものである
。この図でＥＣＬ／ＴＴＬインタフェースの入力回路、
出力回路はバイポーラ、又はＢｉＣＭＯ３回路で構成し
外部印加の電源電圧（Ｖｃｃ、 ＶＥＥ）で動作させる
。内部の論理回路あるいはメモリはＣＭＯＳ回路で構成
し内部電源電圧ＶｃいＶＥ工等で動作させる。一方だけ
をｖＣＬあるいはＶＥよ、他方をＶＥＥあるいはＶｃｃ
で動作させてもよい。この内部回路は入力回路からの０
．８〜１．６ｖの入力信号を受けて低振幅で高速に動作
する。ＬＬ、Ｌｘは電圧変換回路で、Ｖｃｃより低くＶ
ＥＢより高い電圧Ｖｃ工、ＶＥ工等をＭＯ３あるいはバ
イポーラトランジスタを用いて発生する。なおＶｃｃよ
り高い電圧やＶＥＥより低い電圧をチャージポンピング
回路を用いれば発生することもできる。ＬいＬ２にバイ
ポーラトランジスタを用いれば電流供給能力の増大ある
いは電圧設定の高精度化に有利である。なお以下に述べ
る一連の実施例では特に断らない限り、集積回路はＥＣ
Ｌインタフェースで、その外部印加電圧はＶｃｃ（高置
圧電ｉ） ＝ Ｏ、ＶＥＥ （低電圧電源）＝−４，５
Ｖと仮定した。ＥＣＬ採用は着目するＬＳＴの高速化ば
かりでなく、システム全体の高速化にも効果が大きい。 なお将来のデバイス微細化によりデバイス耐圧が劣化す
る場合は外部印加電圧をさらに浅くする必要がある。本
発明は、ＶＥＥ＝−５，２Ｖを中心とする従来のＥＣＬ
電源電圧からＶｐＥ＝−３Ｖ程度の浅い電源電圧まで容
易に応用できる。 また本発明をＴＴＬインターフェースのＬＳＩに適用す
る場合は、第２図の様にＶＥＥ＝ＯＶとし、Ｖｃｃ＝３
〜５ｖと置き換え、さらに入出力回路を変更するだけで
よく、第１図の内部回路群はＥＣＬ／ＴＴＬ共通に使え
る。 第３図は第１図の内部回路群の信号電圧の外部印加電源
電圧ＶＥＥあるいはＶｃｃに対する依存性を描いたもの
である。第３図（ａ）（ｂ）（’ｃ）（ｄ）は共に信号
電圧はＧＮＤレベル（ＥＣＬではＶｃｃ、ＴＴＬではＶ
ＥＥ）を基準とする。そして（ａ）（ｂ）はＥＣＬイン
ターフェース、（ｃ）（ｄ）はＴＴＬインターフェース
の場合である。 この図のように（ａ）（ｂ）（ｃ）（ｄ）ともに信号振
＠（＝Ｈｉ ｇｈ−Ｌｏｗ）はＶＥＥあるいはＶｃｃの
変化に対し一定にして内部回路の速度あるいは動作余裕
度が電源電圧で変化しないようにすることが望ましい。 （ａ）（ｃ）は信号の高・低電圧をＶｃｃ基準で一定と
するものであり、通常のバイポーラカレントスイッチの
出力はこのようになる。（ｂ）（ｄ）は高・低電圧をＶ
ＥＥ基準で一定とするものである。（ａ）（ｃ）あるい
は（ｂ）（ｄ）のいずれにするかは第１図の電圧変換回
路りいＬ２の構成による。 第４図はメモリのデコーダ、ワードドライバ回路を想定
した内部回路の実施例である。この図において、Ｅはデ
コーダで、バイポーラトランジスタの例えばＥＣＬ回路
で発生させた信号を入力とし、この入力信号振幅とＭＯ
Ｓトランジスタのｌ ＶＴＨｌの差を利用して動作する
。■はレベル変換回路で、カレントミラー構成をとり小
振幅入力信号の論理をとって大振幅信号を発生する。０
はワードドライバで、負荷Ｃｗを大振幅で駆動する。 Ｖｃ工ＶＥ、は内部電源電圧、ＶＥＥは外部印加の低電
源電圧である０本実施例の特長は、Ｅに入力する小振ｌ
１ｌ（振幅Ｖｃエニーｅｘ）の入力信号で論理動作を行
なわせなからＷの大負荷を高振幅（振＠Ｖ ｃ Ｌ−Ｖ
ＥＥＩ：）で高速に駆動できることである。なお、特に
混乱を生じない限り以下ａＸ工〜ａｘｎ、 ＸＩＪ。 ＣＥ、φＰ、φＰ等は端子名と信号名とを兼ねて表シテ
ィるものとし、Ｖｃｚｐ ＶＥＩＩ ＶＣＣ，ＶＥＥ等
は、電源端子名、電源基、電圧の値を兼ねて表している
ものとする。 第４図Ｅにおいて、Ｍユ〜Ｍｎはｐチャネル形Ｍ○Ｓト
ランジスタ（以下ｐ ＭＯＳ Ｔ）で構成した論理和回
路であり、ｎチャネル形ＭＯＳトランジスタ（以下ｎ
ＭＯＳ Ｔ） ＶＥ工はプリチャージ用にあるａ ＶＣ
Ｃ＞ＶＣ，＞ＶＥ、＞ＶＥＢとなるように設定し、ｌＶ
ｃニーｖＥｉ１は小さな電圧差１例えば０．８ｖとする
。ａｘｅ〜ａＸｎ、ＸＩＪ、φＰ、φＰはアドレス入力
信号と、チップを動作させるか否かを決めるチップイネ
ーブル入力信号テ百（第４図では省略）から発生するｗ
ａｘ□〜ａｘｎの信号はその高レベルがｖｃｌであり、
φＰの信号はその低レベルがＶＥ、であり、共にＭＯＳ
Ｔのソース電圧と一致させている。この回路では、ａｘ
ｅ〜ａｘｎの論理和を小振幅のままとり、この結果をＮ
工に出力する。第４図のＩでは、ＭＩ４とＭＩ、とはカ
レントミラー回路を構成し１Ｍ１１とＭｌ、はＸＩＪと
Ｎ１の信号の論理積をとりこのカレントミラー回路を動
作させる回路である。なお、Ｍｌ□はプリチャージ用に
ある。この回路では、ＭＩ４のゲート幅Ｗ Ｉ 、とＭ
Ｉ！のゲート４１ Ｗ ｔ ｓの比をｍ ＝ Ｗ ｔ
、 ／ Ｗ Ｉ ４ （ｍ ＞１）とすると、ＭＩ４に
流れる電流のｍ倍の電流がＭ ！、に流れるｍ Ｘｌａ
ｇ Ｎ工、φＰの信号は小振幅（Ｖａｔ ＶＥｘ）で
ありその高レベルはＶＥ工である。 この回路では、ＸｉａとＮ１との論理積をとり、大振幅
（ＶｃニーＶＥＥ）のＮ２信号にレベル変換する。 第４図の０はＮ２を入力としＷを出力とするインバータ
回路であり、大きな負荷Ｃｗを駆動する。 ｐ Ｍ ＯＳ Ｔ Ｍ ０３は、雑音による誤動作を
防ぐため、出力Ｗから入力Ｎ２へ弱い帰還を掛けている
。 第５図は第４図の動作を説明するためのタイミング図で
ある。この図においてチップイネーブル入力信号ＣＥ（
第４図では省略）が高レベル（例えば−〇、８Ｖ）の時
チップ上の回路は待機状態であり、このとき人力ａＸ□
〜ａｘｎｐ ＸＩＪＩ φＰはすべて高レベル−２，Ｏ
Ｖ、φＰは低レベル−２゜８■であるとする。このため
、Ｅでは、Ｍ□〜Ｍわがすべてオフ、ＭＢ２がオンして
いるためＮ工はＶＥ工と等しい−２，８ｖとなっている
。工では、Ｍｌ、はオンしているがＭＩ、がオフしてい
るためＭＩ４には電流が流れず、よってＭＩ４とカレン
トミラー回路を構成するＭＩ、にも電流が流れず、Ｍ’
■。 がオンしているためＮ２は高レベル−２，０ｖとなって
いる。０では入力Ｎ２が−２，Ｏｖであるため出力Ｗは
低レベル−４，５ｖとなっている。 次に、チップイネーブル信号ＣＥが高レベルから低レベ
ル（例えば−１，６Ｖ）になると、Ｅにおいてプリチャ
ージ信号７丁は、−２，ＯＶから−２，８Ｖになりｗａ
Ｘｌ〜ａＸｎは外部アドレス入力信号によって各々−２
，Ｏｖから−２，８ｖに変化するか又は−２，０のまま
である。ａｘ□〜ａｘｎのうち少なくとも一つが−２，
ＯＶから−２，８Ｖに変化すると、Ｎ工は−２，８ｖか
ら−２，ＯＶに変化しく非選択状態）、全てのａｘ１〜
ａｌｎが−２，ＯＶのままである場合のみＮは−２，８
Ｖのままである（選択状態）。■においては、プリチャ
ージ信号φＰは−２，８ｖから−２，ＯＶに変化するた
めＭＩ３はオフする。■は外部アドレス入力信号によっ
て−２，Ｏｖから−２，８Ｖに変化する場合（選択状態
）と−２，ＯＶのまま変化しない場合（非選択状態）と
があある、テが−２，８ｖのままでありがっマπが−２
，８Ｖに変化する場合のみ、Ｍｌｏ、Ｍ１２両Ｍ○ＳＴ
がオンし電流が流れる。ここでも入力信号ノ小振幅（コ
コテは０．８Ｖ） とＭＯＳＴ（７）Ｖｒ。 （例えば０．２Ｖ）の差を利用して小振幅のまま論理積
をとっている。Ｍｌｌ、ＭＩ、に電流が流れる場合には
Ｍｌ、のゲート（ドレイン）電圧が上昇し、ＭＩ４がオ
ンする。このとき前述のようにＭｌ、のゲート幅をＭＩ
４のゲート幅のｍ倍に設定しておけば、ＭＩ、にはＭｘ
、のｍ倍の電流が流れる。よってＮ２を高速にＶｃｌ（
２，ＯＶ）からＶＥＥ（−４，５Ｖ）まで放電すること
ができる。このようにして、０．８ｖ振＠（高レベル−
２，ＯＶ、低レベル−２，８Ｖ）の入力信号から２．５
ｖ振幅（高レベル−２，ＯＶ、低レベル−４，５Ｖ）の
出力信号を発生することができる。Ｏでは、Ｎ２が−２
゜Ｏｖのまま（非選択状態）では出力Ｗは−４，５Ｖの
まま変化しないが、Ｎ２が−２，ＯＶから−４，５Ｖに
変化する（選択状態）と出力Ｗは−４，５Ｖから−２，
ＯＶに変化する。再び一ビ１が低レベルから高レベルに
なると、入力ａＸ□〜ａｘｎ、ＸＩＪ＋ φＰは全て−
２，ＯＶとなり、φＰは−２，８Ｖとなる。ＥではＭ２
〜Ｍ、がすべてオフ、ＭＥ□がオンするためＮが−２，
８ｖとなって次のサイクルに備え、工ではＭＩＬがオフ
しＭ＋３がオンするため、Ｎ２は−２，ＯＶとなり、こ
のためＯではＷは−４，５ｖとなる。 以上のようにして、本実施例によれば、Ｅで小振幅入力
信号の論理をとり、Ｉで大振幅信号にレベル変換し、０
で駆動能力を増し大負荷を高速に駆動することができる
。 なお１本実施例で待機状態のときにａｘ□〜ａｘｎｐＸ
ｘａが全て高レベル（又は低レベル）である場合を例に
とったのは、ダイナミック形ランダムアクセスメモリ（
ＤＲＡＭ）に適用することを想定したためである。周知
のようにＤＲＡＭでは待機時に全てのワード線（第１図
のＷに相当）を非選択状態にしなければならない。 第６図は、第４図のＥの部分だけを変形した本発明の他
の実施例である。第４図のＥでは入力ａｘ１〜ａｘｎの
信号の論理をとるのに並列に接続したｐＭＯｓＴで構成
したが、本実施例では、これを並列に接続したｎ Ｍ
ＯＳ Ｔ Ｍ□〜Ｍｎで構成した。Ｍｐはプリチャージ用にあり、
Ｍ ２１１ Ｍ ｚ□は出力信号図工を第４図のＥと同
じ極性にするためのインバータ回路である。本図の回路
Ｅの出力図工をそのまま第４図工に入力する。ａｏ、〜
ａｘｎの低レベルがＶＥ□であり、φＰの信号はその高
レベルがＶｃ工であり、共にＭＯＳＴのソース電圧と一
致させている。ここでＶｃ工。 ＶＥ工はチップ内部で外部印加電源ＶＣＣ，ＶＩＥＩＥ
より発生させた電圧であり、Ｖｃｃ＞ＶＣＩ＞ＶＥＬ＞
ＶＥＥとなるように設定し、ＩＶｃニーＶＥ工１は小さ
な電圧差例えば０．８■とする。本実施例の特長は、第
４図ＥのｐＭｏｓ’ｒ Ｍ工〜Ｍ０に換えて単位ゲー
ト幅あたりの即動能力の大きいｎＭＯＳＴＭ〜Ｍ、で論
理和回路を構成しその結果をインバータ回路で反転して
出力Ｅ工としたことにより、論理和回路をより小さなレ
イアウト面積で実現でき、またインバータ回路により図
工に大きな負荷が付いてもこれを高速に駆動できること
にある。 第７図は第６図の動作タイミング図である。最初ＣＥが
−２，ＯＶであり、φＰは−２，８Ｖ、ａ ＸＬ 〜ａ
ｘａは全て−２，８ｖ、このためＭ□〜ＭＩｌはオフ
、Ｍｐはオンしている。これにより、Ｎｏは−２、ＯＶ
ニフＩＪ チャー シサレ、Ｎ、は−２，８Ｖとなっ
ている。ＣＥが−０，８ｖから−１，６ｖに変化すると
、φＰが−２，８■がら−２，ＯＶに変化してＭｐはオ
フし、ａｘ工〜ａＸｎが外部アドレス入力信号に従って
各々−２，８■のまま留まるか又は−２，８ｖから−２
，ＯＶに変化する。 少なくとも一つが−２，８ｖから−２，Ｏｖに変化する
と、Ｎｏは−２，ＯＶがら−２，８ｖ１ｍ、Ｎ□は−２
，８ｖから−２，ＯＶに変化しく非選択状１ｍ）、全て
のａｘ１〜ａＸｎが−２，８ｖのままである場合のみＮ
、は−２，ＯＶ、可は−２，８■のままである（選択状
態）。再び■が−１，６Ｖから一〇、８Ｖに変化すると
、ａｘ□〜ａｘ１１は全て−１，６ｖとなり、φＰも−
１，６■となる。 よって、ＭＬ−Ｍｎはオフし、Ｍｐはオンするため、Ｎ
０１を全て−０，８Ｖ、Ｎ、は全て−１，６Ｖとなる。 以上により第４図Ｅと同じ出力が得られる。 第８図は、第４図のＥを変形した本発明の他の実施例で
ある。第４図のＥでは入力ａｘ工〜ａｘｎの論理を並列
に接続したｐＭＯｓＴ Ｍ工〜Ｍｎでとったが、本実
施例では、このＰＭＯＳＴ各々をカレントミラー回路を
用いた回路とした。すなわち、第４図Ｅでは例えばｐＭ
ＯｓＴ Ｍ工のゲートを直接をａｘｚで駆動して酊を
充電したのに対して、第８＠ではｐＭＯｓＴ Ｍ工の
ゲートにｐＭＯｓＴ Ｍｔ、及びｎＭＯｓＴ Ｎ２
１を接続して、Ｍ ｚ 、に流れる電流（ＭＬ工に流れ
る電流）をカレントミラー回路で増幅して五を駆動した
。前述のように、Ｍ工、のゲート幅をＷＬｉ、Ｍ□のゲ
ート幅をＷｌとすると、Ｍ工にはＭ １ ｚに流れる電
流のＷ、／ＷＬ工倍の電流が流れる。Ｍ２□〜Ｍ２ｏの
ソースはチップ内部で発生させた電源ＶＥ２に接続され
る。ＭＥｌはプリチャージトランジスタであり、そのソ
ースはチップ内部で発生させた電源ＶＥ工に接続される
。Ｖｃ工ＨＶＥ！１１ ＶＳ２はチップ内部で外部印加
電源Ｖ ｃｃ 、 Ｖ ＥＥより発生させた電圧であり
、Ｖｃｃ＞Ｖａｔ＞ＶＥ、＞ＶＥ、＞ＶＥＥとなるよう
に設定し、ｌＶｃｍ−ｖＥＬｌは小さな電圧差例えば０
．８Ｖとする。ＶＥ、の電圧をＶＥｌの電圧より低く設
定する理由は、動作時に、Ｍ１〜Ｍｎをより深くオンさ
せるためである。Ｎｏ工〜Ｎｌ、ｎの電圧は、Ｍ□、〜
Ｍ工。とＭ、１〜Ｍ２ｎとの駆動能力比で決まるため、
Ｍエエ〜Ｍ１ｎのゲート幅を極端に小さくするか或いは
Ｍ ２１〜Ｍ２ｎのゲート幅を極端に大きくする場合の
みＶＥ、とＶＥ、とは一致できる。一般にはＮｏ、〜Ｎ
、ｎの電圧はＶＥ２より高い電圧になるので、ＶＥ２は
低く設定するとよい。また、ａＸ□〜ａＸｎの低レベル
はＶＥオに、φＰの低レベルはｖＥｌに一致させる。本
実施例の特長は、論理和をとるＭ１〜Ｍｎ各々をカレン
トミラー回路を用いて高速に動作させたことにある。 第９図は第８図の回路の動作タイミング図である。ＣＥ
とａＸ□〜ａ口、φＰとのタイミング関係は第５図と同
じであり、詳しい説明は省略する。 これにより第４図Ｅと同様の出力が得られ、次段のレベ
ル変換回路工、能動回路○は同じ構成で良い。よって、
Ｅで小振幅入力信号の論理を取り、その結果を工で大振
幅の信号にレベル変換し、０で駆動能力を増幅して大負
荷を駆動する回路を構成することができる。 第１０図は、第４図のＥを変形した本発明の他の実施例
である。本実施例では論理和回路をｎＭ○ＳＴ Ｍ工
〜Ｍ、で構成しＭ工２９ＭＬ３からなるカレントミラー
回路で電流増幅し、出力ＮＬを駆動する。ＭＥ工はプリ
チャージトランジスタである。 内部電源電圧、信号電圧の設定ならびに動作は第８図、
第９図の実施例と同様である。第８図の実施例との違い
は、第８図はカレントミラー回路を介して論理和をとっ
ているのにたいして本実施例では論理和をとった後カレ
ントミラー回路で増幅している点が異なる。本実施例の
特長は、カレントミラー回路を用いて高速な論理和回路
を実現するとともに、第８図の実施例と比較して、部品
数を少なくできることにある。本実施例は第４図Ｅと同
じ機能を持ち同じ出力信号を発生できるため、第４図Ｅ
と同様に次段のレベル変換回路Ｉ、ｌＨ動回路０と接続
できる。よって、Ｅで小振幅入力信号の論理を取り、■
で大振幅信号にレベル変換し、０で駆動能力を増幅して
大負荷を駆動する回路を構成することができる。 以上、第１図の基本実施例のうち内部回路の低電圧０Ｍ
０３回路の具体例として第４図から第１０図にデコーダ
、ワードドライバ回路の実施例を説明したが、第４図の
Ｉ、Ｏはデコーダ、ワードドライバ回路以外にも、通常
のドライバ回路として用いることもできる。次にこの実
施例について述べる。 第１１図に本発明を通常のドライバとして用いた一実施
例を示す。第１１図（ａ）において、Ｍ２はプリチャー
ジ用にあり、Ｍ、、Ｍ、はＭｌのゲート入力によって動
作するカレントミラー回路を形成し、Ｍ、、Ｍ、は反転
出力のためのＣＭＯＳインバータ回路である。入力ＩＮ
とプリチャージ信号φＰの高レベルはＶＥ工てあり、こ
れらの信号振幅は例えば０，８Ｖとする。両者は独立の
信号でもよいが、互いに一方のインバータ出力であって
もよい０本実施例の第１の特長は、例えば０．８Ｖの如
き小振幅入力信号を受はカレントミラー回路でレベル変
換を行ない、出力には高レベルがＶｃい低レベルがＶＥ
Ｈの大振幅信号を発生することである。第２に、大負荷
Ｃｏを駆動するため最終段のＣＭＯＳインバータのＭＯ
Ｓゲート幅を大きくせざるをえないが、これをカレント
ミラーを用いることにより高速に駆動できることである
。これは。 カレントミラーにより大きな電流をＭ４に流せるためで
ある。第１１図（ｂ）は、第１１図（ａ）よりも消費電
流を小さくするための実施例である。第１１図（ｂ）で
は、入力信号が印加されるｐＭＯｓＴ Ｍ□のソース
と電源Ｖｃ１との間にｐＭＯＳＴ Ｍ、が挿入され、
このゲートがインバータの出力ＯＵＴと接続されている
。第１１図（ａ）では、入力ＩＮが低レベルとなりＭ工
がオンすると、ＶＥ工からＶＥＥへ定常電流が流れる。 Ｍ。 のゲート幅を小さく設定すれば、この電流を小さく抑え
ることができるが、チップ内で多数の回路が同時に動作
する場合、全体では大きくなってしまう、第１１図（ｂ
）の実施例では、ＯＵＴの信号を利用して、この電流パ
スを切断し定常電流が流れないようにした０本実施例に
よれば、第１１図（ａ）の実施例の特長を活かしたまま
で消費電流を小さく抑えることができる。 第１１図（ｂ）の回路の動作を第１２図を用いて説明す
る。最初φＰは−１，ｅＶ、ＩＮは一〇、ＳＶであり、
Ｍ工はオフし１Ｍ２はオンしているためＰｏは一〇、８
Ｖ、ＯＵＴは−３，２ｖである。Ｍ７はオンしている。 次にφＰが−１，６Ｖから−ｏ、ｓｖに、ＩＮが一〇、
８ｖから−１，６Ｖに変化するとＭ２はオフ、Ｍ工がオ
ンし、カレントミラー回路がオンするためＰｏは高速に
−３，２Ｖまで放電される。これにより、ＯＵＴは−０
，８ｖまで充電される。Ｍ、はオフするため、もはやＭ
ｌ、 Ｍ、に電流は流れない。次に、ＩＮが−１，６ｖ
から−０，８Ｖｌ、−１φＰが−０，８Ｖから−１，６
ｖに変化するとＭ２はオン、Ｍ工がオフし、Ｐｏは再び
一〇、８Ｖにプリチャージされ、ＯＵＴは−３，２ｖに
放電される。 これにより、Ｍ７は再びオンする。 なお、このカレントミラー回路の入力用ＭＯＳＴと電源
との間にＭＯＳＴを挿入して消費電流を抑える方法は第
８図又は第１０図の実施例に適用することもできる。第
８図の実施例では、Ｍ１＋ （ｘ ＝ １〜ｎ）の各々
のソースとｖＣＬとの間にｐＭＯｓＴを挿入してそのゲ
ートをすべてＮ１に接続する。また第１０図の実施例で
はＭｌ２のソースとＶｃ、との間にｐＭＯｓＴを挿入し
てそのゲートをＮ１に接続する。 第１１図（ａ）（ｂ）のドライバ実施例とＣＭＯＳ回路
とを比較する。第１３図は比較のためのＣＭＯＳ回路を
示す。通常のＣＭＯＳ回路では大きな負荷容量Ｃｏを高
速に駆動し、かつＩＮからみた入力容量を小さくするた
めにＣＭ ＯＳインバータ回路を多段に接続する。隣合
うインバータ回路のゲート幅比は例えば２．５とする。 等しい入力容量の条件で第１１図、第１３図の性能を比
較する。第１１図の実施例ではＭＯＳ Ｍ、。 Ｍ４のゲート幅比Ｗ４／ｗｘをかなり大きく設定し、Ｍ
４の電流を大きく出来るため、カレントミラー回路１段
でＣＭＯＳインバータ回路Ｍ、、Ｍ、のゲートを駆動で
きる。一方、第１３図のＣＭＯＳ回路では通常２．５倍
の段間ゲート幅比で構成するため、第１１図の実施例と
同じ入力容量、同じ出力駆動能力を持つように構成する
と多くの段数を必要とする。よって、ＣＭＯＳ回路では
消費電流が増大するうえ、ＣＭＯＳインバーター段の遅
延時間をτとすると全体の遅延時間は（２ｍ＋１）Ｘτ
となり、第１１図の実施例の方が小さな遅延時間となる
。また、一般にＣＭＯＳ回路の入力振幅は電源電圧の差
（Ｖ ｃニーＶＥＥ）を要し、これより小さな入力振幅
では初段に貫通電流が流れる。 例えば、入力が（Ｖ ｃ工＋ＶＥＥ） ／ ２を中心と
した０、、８Ｖ程度の小振幅であるとすると、２ｍ＋１
段後ではＶｃ工、ＶＥＨの大振幅信号にレベル変換され
るが、はじめの数段では貫通電流が流れ、かつ動作速度
も遅い。−六本実施例によれば、・例えば第１１図（ａ
）では高レベルがＶｃ工である小振幅の入力から一段で
レベル変換を高速に行なうことができる。前述のように
、Ｍ工ＨＭ３に貫通電流が流れるがこれは十分小さくす
ることができ、また第１１図（ｂ）のように信号変化時
しか貫通電流、が流れないようにすることもできる。 第１４図に本発明を通常のドライバとして用いた他の実
施例を示す。第１４図（ａ）において１Ｍ２はプリチャ
ージトランジスタであり、Ｍ、、Ｍ４はＭ工のゲート入
力によって動作するカレントミラー回路を構成し、Ｍ、
、ＭＧは反転出力のためのＣＭＯＳインバータである０
本実施例の第１の特長は、例えば０．８Ｖの如き小振幅
入力信号でもカレントミラー回路を用いてレベル変換を
行ないＶ ｃＬ−Ｖ ＥＨの出力振幅を発生できること
である。 第２に、大負荷Ｃｏを駆動するためＣＭＯＳインバータ
回路の入力ゲート容量は大きくなるが、これをカレント
ミラー回路を用いることによって高速に駆動できること
である。第１４図（ｂ）は、第１１図（ｂ）と同様な手
段で消費電流を小さくした実施例である。第１４図（ｂ
）の実施例では、入力用ｎＭＯ５Ｔ Ｍ□のソースと
電源ＶＥＥとの間にｎＭＯＳＴ Ｍ、が挿入され、こ
のゲートはインバータの出力ＯＵＴと接続されている。 第１４図（ａ）では１Ｍ□がオンすると、ｖｃｌからＶ
ＥＥへの電流パスができてしまう。そこで第１４図（ｂ
）の実施例では、ＯＵＴの信号を利用して、この電流バ
スを切断した。本実施例によれば、第１４図（ａ）の実
施例の特長を活かしたままで消費電流を小さく抑えるこ
とができる。 第１４図（ｂ）の回路動作を第１５図に示した。最初φ
Ｐは−２，４ｖ、ＩＮは−３，２Ｖであり１Ｖ工はオフ
し、Ｍ２はオンしているためＰ。 は−３，２ｖにプリチャージされており、ＯＵＴは−ｏ
、ｓｖｔ’ある。ＯＵＴが−ｏ、ｓｖであるため（ｂ）
のＭ７はオンしている。次に、φＰが−２，４Ｖから−
３，２Ｖ１ｍ、ＩＮが−３，２ｖから−２，４ｖに変化
するとＭ２はオフ、Ｍ工がオンし、カレントミラー回路
がオンするためＰＯは高速に一〇、８ｖまで充電される
。これにより、ＯＵＴは−３，２ｖまで放電される。Ｏ
ＵＴが−３，２Ｖまで放電された時（ｂ）のＭ７はオフ
しているため、もはやＭｉ、Ｍ、に電流は流れない。次
り、’ｌ’ｐが−３，２ｖから−２，４Ｖ１ｍ、ＩＮが
−２，４■から−３，２Ｖ１ｍ変化するとＭ２はオン、
Ｍｌがオフしカレントミラー回路がオフするためＰＯは
再び−３，２ｖにプリチャージされ、ＯＵＴは一〇、８
ｖに充電される。これにより、（ｂ）のＭ７は再びオン
する。 以上のように本発明の第１１図及び第１４図の実施例に
よれば、低振幅入力信号から高速に高振幅出力信号を発
生し、かつ大きな駆動能力を持つ回路を構成できる。低
振幅入力信号ＩＮ、φＰは互いに第１２図あるいは第１
５図の関係にある独立の信号でもよいが、互いに一方は
他方のインバータ出力であってもよい。 第１６図は第１１図及び第１４図の実施例を論理回路に
適用した実施例である。（ａ）は第１１図に対応し、（
ｂ）は第１４図に対応する。電源電圧、入力信号電圧の
関係は第１１図又は第１４と同様である。（ａ）、（ｂ
）共に直列に接続されたＭ工、〜Ｍ１．で小振幅入力信
号ＩＮ工〜ＩＮ、の論理をとり、カレントミラー回路で
レベル変換を行なう。本実施例の特長は、小振幅入力信
号の論理をとり、この結果をレベル変換して、出力を大
振幅で高速に駆動することにある。なお、これら直列に
接続したＭＯＳＴ Ｍ、□〜ＭＬ、と直列に第１１図
（ｂ）あるいは第１４図（ｂ）のＭ７と同様にＭＯ３Ｔ
を挿入して消費電流を小さくすることもできる。 第１７図はカレントミラー回路をバイポーラトランジス
タを用いて構成した。ＰＯの低レベルはＶｐｐ＋ＶａＥ
になるためＭ４のソース電位はＶＥＲ＋ＶＢＢに設定す
る。Ｑ２とＱ工に流れる電流は互いのエミッタ面積に比
例する。本実施例によれば、バイポーラトランジスタの
高電流駆動能力によってさらに高速にレベル変換を行な
うことができる。 第４図において、Ｗを駆動する０、及び第１１図、第１
４図、第１６図で出力ＯＵＴを駆動するＣＭＯＳインバ
ータの動作電圧（ＶｃニーＶＥＲ）が１０Ｖ以上あれば
、これらＣＭＯＳインバータの替わりに例えば第１８図
（ａ）、（ｂ）のようなりｉＣＭＯＳドライバが使える
。特に４．０Ｖ以上あれば（ａ）がよい。こうすると、
ＢｉＣＭ○Ｓドライバの高電流駆動能力によって出力を
さらに高速に充放電できる。 第４図、第６図、第８図、第１０図のデコーダ回路では
、入力ａＸ□〜ａＸｎのひとつでも変化すると多数の非
選択回路でＮ、が変化し、１ケ又は小数の選択回路のみ
でＮ１が変化しないという構成であった。しかし１反対
に１ケ又は少数の選択回路のみでＮ工が変化し、多数の
非選択回路におイてＮ工が変化しない構成をとることも
できる。このような構成にすると少数の回路でのみＮ工
が変化するため全体の消費電流を小さくできる。以下こ
の例を示す。第１９図（ａ）（ｂ）にこの方法の基本的
な実施例を示す。ＰＤはプリデコーダ、ＤＥＣがデコー
ダで合わせて第４図、第６図、第８図、第１０図のＥの
機能を果たす。第４図、第６図、第８図、第１０図のＥ
では並列に接続したＭＯ３Ｔ Ｍ工〜Ｍ、で論理和回
路を構成したのに対し、第１９図（ａ）又は（ｂ）のＤ
ＥＣでは直列に接続したＭＯＳＴ ＭＬ−Ｍｎで論理
積回路を構成する。電源電圧Ｖｃｃ、 ＶＥｅｔ Ｖｃ
、 、 ＶＥｉおよび入力信号ａｘａｅ （ｄ＝１〜ｎ
、ｅ＝１〜ｋ）の電圧関係は第Ｓ図と同様である。プリ
デコーダＰＤは以下に過べる理由から必要である。 ＭＯＳＴ Ｍ１〜Ｍｎのゲートに直接ａｘｉｓ（第４図
Ｅのａｘ１〜ａｘｎに対応）を接続する場合を考える。 例えば４０９６個の回路のうち１回路のみを選ぶ場合を
考えると１２個のアドレス入力からデコードしなければ
ならない、ＸＬＪで２個のアドレス入力をデコードする
にしても、１０個のアドレス入力からデコードしなけれ
ばならない。第４図Ｅの場合ではＭＯ５Ｔ Ｍ工〜Ｍ
、を並列に接続するので１０個でも速度劣化は小さい、
しかし第１９図（ａ）又は（ｂ）のＤＥＣにおいて、Ｍ
Ｏ３Ｔ Ｍ工〜Ｍｎは直列接続されるため、１０個直
列では著しく駆動能力が低下してしまう、低振幅入力で
は更に駆動能力が低下する。そこで、第１９図（ａ）（
ｂ）では、プリデコーダ回路ＰＤを前段に設け、直列に
接続されるＭＯ３ＴＭ１〜Ｍｎの数を減らしている。第
１９図（ａ）で。 ＰＤは複数のＡＮＤ回路で構成されたプリデコーダ回路
、ＤＥＣはプリチャージ回路Ｍｐと直列ｎＭＯ３ＴＭ□
〜Ｍｎで構成したデコーダ回路である。 プリデコーダ回路の入力ａｘ４ｓ（ｄ＝１〜ｎ、ｅ＝１
〜ｋ）、出力Ｎ０１〜Ｎｏｎの信号は高レベルがＶｃい
低レベルがＶＥ工の小振幅信号である。ａｘ＋１゜は例
えば第５図と同様に最初全て低レベルであり、ＣＥが高
レベルから低レベルへ変化すると、外部アドレス入力に
応じて低レベルのままか或いは低レベルから高レベルへ
変化する。ＰＤではこれらの入力を受けて、各々で入力
の全てが高レベルであった場合のみ、出力Ｎ、１１ （
ｉ ＝ １〜ｎ）を高レベルにする。これらＮｌ１ｌｉ
が全て高レベルである場合のみ、出力Ｎ工はＶＥ□まで
放電される。よって、ａｘ＋ｌｅ （ｄ＝１〜ｎ、ｅ＝
１〜ｋ）が全て高レベルになる場合のみ出力水７は変化
することになる。本実施例では、少数のＮ１が変化し多
数のＮ１が変化しない構成をとることができるため、消
費電流を低減することができる。本実施例の特長は、低
消費電流、小振幅動作のデコーダ回路を実現できること
である。出力Ｎ工には直接第４図の回路工を接続する。 第１９図（ｂ）の回路は、ＤＥＣをプリチャージＭＯ３
Ｍｐと論理積を取るためのｐＭＯ３Ｔ Ｍ工〜Ｍｎで
構成し、ＰＤをＯＲ回路としたものである。（、）と異
なり入力ａ□ｅは最初全て高レベルであり、ＣＥが高レ
ベルから低レベルへ変化すると、外部アドレス入力に応
じて高レベルのままか或いは高レベルから低レベルへ変
化する。出力Ｎ４にインバータをつけて第３図の回路工
に接続することができる。 第２０図は、第１９図のプリデコーダ回路ＰＤを具体的
に構成した一実施例である。第２０図（ａ）が第１９図
（ａ）に、第２０図（ｂ）が第１９図（ｂ）に対応する
。第２０図（ａ）において、プリデコーダ回路ＰＤは、
第１６図（ｂ）で最終段のＣＭＯＳインバータを省略し
ＶＥＥをＶＥえて置き換えたＡＮＤ回路である。プリチ
ャージ回路Ｍｉｃ−Ｍｌｌｃがオフになり、入力ａ ｘ
ｉｓが全て高レベルになった場合のみカレントミラー回
路がオンして出力Ｎａ、（ｉ＝１〜ｎ）を充電する。 ＤＥＣは第１９図（ａ）のＤＥＣと同じである。 本実施例の特長は、プリデコーダ回路をカレントミラー
回路を用いたＡＮＤ回路で構成して高速に動作させたこ
とにある。また、プリデコーダ、デコーダ回路共に少数
の選択回路のみで電流を消費し、多数の非選択回路では
電流を消費しないので全体の低電流化ができる。 第２０図（ｂ）のプリデコーダ回路ＰＤは、第１６図（
ａ）での最終段のＣＭＯＳインバータを省略しＶＥＥを
ＶＥ、で置き換えたＯＲ回路を用いて構成した。プリチ
ャージ回路Ｍ １ ｃ−Ｍ ｎ ｃがオフになり、入力
ａ ｘｄｅが各ＡＮＤ回路で全て低レベルになった場合
のみカレントミラー回路がオンして出力Ｎ。Ｉを放電す
る。ＤＥＣの動作は第２０図（ｂ）のＤＥＣと同じであ
る。本実施例の特長は。 プリデコーダ回路をカレントミラー回路を用いたＯＲ回
路で構成して高速に動作させたことにある。 本発明の応用は種々考えられるが、とくにＭＯＳメモリ
セルアレーを持つダイナミック形ランダムアクセスメモ
リ（ＤＲＡＭ）、スタティック形ランダムアクセスメモ
リ（ＳＲＡＭ）、ソードオンリメモリ（ＲＯＭ）等の半
導体記憶装置に適用した場合に有効である。なぜなら、
これらのメモリではＭＯＳメモリセルを駆動するために
高振幅信号が必要であり、かつこれらのデコーダ回路を
低振幅入力で動作させれば高速化、低雑音化、低電源電
圧の採用等を容易に行なえるからである。 以下、本発明をＤＲＡＭに適用した例を中心に述べる。 第２１図はＭＯＳメモリセルアレーを持つ半導体記憶装
置（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ）のブロック図である
。ＮＸＭビットのＭＯＳメモリセルアレー６と周辺回路
群が示されている。第２１図において、ＭＯＳメモリセ
ルアレー６には、ＮＮ本のワード線ＷとＭ組のデータ線
対り、Ｄとが交差配列され、このワード線とデータ線の
交点にＮＸ’Ｍ個のＭＯＳメモリセルＣが配置されてい
る。アドレスバッファ５Ｘ、５Ｙには各々アドレス入力
Ａ ＸＬ−Ａ ｘｎ、 Ａ ｙ□〜Ａ ｙｍが印加され
、その出力信号がデコーダ・ドライバ回路８ｘ、８Ｙに
伝達される。必要に応じて５Ｘ、５Ｙには制御回路９か
らの信号を印加する。デコーダ・ドライバ回路８Ｘ、８
Ｙのうち、８Ｘによってワード線が駆動され、８Ｙによ
って書込み・読出し回路７が駆動されＭＯＳメモリセル
Ｃへの情報の書込みあるいはＭＯＳメモリセルＣの情報
の読出しを行なう。また、制御回路９は、チップイネー
ブル信号て百、ライトイネーブル信号ＷＥによって前記
デコーダ・ドライバ回路８ｘ、８Ｙ、書込み・読出し回
路７、入力回路１０、出力回路１１及びアドレスバッフ
ァ５Ｘ、５Ｙを制御するための回路である。回路１ｏは
、入力信号ＤＩＮによって書込み・読出し回路７に入力
する書込み情報信号を発生する入力回路である。出力回
路１１は、前記書込み・読出し回路７により読出された
情報をＤ ＯＵＴへ出力するための回路である。なお、
第２１図においては、Ｘ系のアドレス人力ＡＸ１〜Ａ
ｘ ｎとＹ系のアドレス入力Ａｙ□〜Ａ ｙ ｍとを別
々の入力端子より入力しているが、これらの入力端子を
共用とし時間差を設けて入力する方式、いわゆるアドレ
スマルチ方式（アドレス多重方式）を採用することもで
きる。 このような半導体記憶装置において、本発明では大振幅
信号が必要なＭＯＳメモリセルＣを直接制御する周辺回
路（デコーダ・ドライバ回路８Ｘ。 ８Ｙ）以外の周辺回路の信号振幅を例えば０．８〜１．
６ｖとすることにより高速動作と低雑音動作を両立させ
る。第２１図の破線で囲んだ入出力回路はバイポーラト
ランジスタを含んだカレントスイッチあるいはＢｉＣＭ
Ｏ３回路で構成する。 これにより半導体記憶装置の高速化・低雑音化を同時に
実現できる。また本発明はアナログ・ディジタル共存回
路あるいはＡＳＩＣにも広く応用できる。この半導体記
憶装置は上述のように小振幅動作の回路群（第４図のＥ
に相当）と大振幅動作のＭＯＳメモリセルアレー駆動回
路（第４図の０に相当）から成り、小振幅信号の回路の
高速化・低消費電流化と両者を接続するレベル変換回路
（第４図の工に相当）の高速化・低消費電流化が必要で
ある。 なお本発明を実現するときのチップの断面構造は、例え
ば、特開昭６２−１１９９５８号の第７図、第１７図〜
第２０図に開示されたようにすればよい。 まず、本発明をＤＲＡＭに適用する際の内部発生電圧と
外部印加電圧の関係について述べる。外部からチップへ
は高電源電圧Ｖｃｃ（ＥＣＬインタフェースではＯＶ、
ＴＴＬインタフェースでは例えば５ｖ）および低電源電
圧ＶＥＥ（ＥＣＬインターフェイスでは例えば−４，５
Ｖ、ＴＴＬインターフェイスではＯＶ）を印加する。チ
ップ内部ではこれらの電源電圧をもとに様々な内部電圧
を発生する。主要な内部電圧としては、周辺回路用電圧
ＶＬ（周辺回路印加電圧）、基板電圧Ｖ ａ Ｂｙデー
タ線電圧（低レベル：ＶＤＬｊ高レベ／し／ ： ＶＤ
Ｈ） ｒデータ線プリチャージ電圧ＶｏＨ，ワード線高
電圧Ｖｗなどがある。前実施例図で記したＶｃ工ＩＶＥ
工等はまとめてＶＬと記す。これらの内部発生電圧の相
互の電圧差は、電圧変換回路が正常に動作しない外部電
源電圧が極めて低い場合を除いて外部電源電圧変化によ
らず一定とすることが回路の安定動作上望ましい。この
ときＥＣＬインタフェースＤＲＡＭでは、第３図（ａ）
のように接地電圧であるＶｃｃを基準に内部電圧値を設
定し、ＶＥＨの変化によらず内部電圧値を一定に保つ方
法と、第３図（ｂ）のように内部電圧値をＶＥＥ基準で
設定し、ｖＥＥの変化に応じて内部電圧値を変化させる
方法がある。これらの選択は、電圧発生回路の設計容易
性、ＥＣＬからＴＴＬへの変換容易性、等を考慮して行
なう必要がある。後の第２８図以降のＤＲＡＭ実施例で
は第２３図の電圧設定方法を用いる。第２２図の電圧設
定は第３図（ａ）の考え方でＤＲＡＭ内部電圧を構成し
たもので、ワード線電圧Ｖｗを最も高いＶｃｃ （＝
ＯＶ）とし、これをもとに他の電圧を決めたものである
。−力筒２３図の電圧設定は第３図（ｂ）に相当し、デ
ータ線電圧（低レベル）ＶＤＬをＶＥＨに一致させ、こ
れを基準に他の電圧を決めたものである。第２２図、第
２３図ともに、ｖＢＢはＶＤＬ −Ｉ Ｖ、 ＶＤＨは
ＶＤＬ＋ １ 、５ Ｖ （メモリセ）Ｌ／（１）蓄積
電圧１．５Ｖ）、ＶｗはＶＤＨ＋ＩＶとし、ＶＤＭは（
ＶＤＬ＋ＶＤＨ） ／２としている。また、ＶＬは第２
２図ではＶｃｃ−１，５Ｖ、第２３図ではＶＥＥＩ１．
５ＶとＬ、いずれも周辺回路を１．５ｖの一定振幅で動
作させようとしている。なお、第２２図のＶＢＢではＶ
ａａ＝ ＶＤＬ −Ｉ Ｖとしたが、メモリの周辺回路
でＶＥＥを直接用いる回路ではこのＶａＢでは不都合が
生じる。この場合には特開昭６２−１１９９５８号に開
示されているようにメモリセルアレーやセンスアンプの
基板には第２２図のＶａＢ、その他の周辺回路の基板に
はＶＥＥ又はこれより低い電圧を分けて印加するのが望
ましい。また、第２２図、第２３図の実線はＩＶＥＥＩ
が６ｖより大きい領域でも相互の電圧差を一定に保ちチ
ップ全体の安定動作を狙ったものであるが、集積回路に
よってはエージング試験をかけたい場合がある。この時
は第２２図、第２３図中の破線に示したように、ＶＥＥ
Ｉが大きい領域でデータ線振幅や周辺回路動作電圧を増
加させれば、チップ内の不良素子の有無をＩＶＥＥＩ大
での動作試験で判定することが出来る。なお、第２３図
に示した内部発生電圧のＶＥＥ依存性の設定法をＴＴＬ
インタフェース（Ｖｃｃ”＋５Ｖ中心ｔＶａｇ＝ＯＶを
印加）で用イル場合は、内部発生電圧はＶＢＢからみて
一定電位となる。 第２４図、第２５図は上記周辺回路用電圧ＶＬの発生回
路例である。このうち第２４図回路のＶしは第２２図の
特性になり、第２５図回路のＶＬは第２３図の特性にな
る。第２４図（ａ）ではｖし＝ （１＋ Ｒｓ１／
Ｒｓｚ） Ｘ ＶＢＥとなり、 （ｂ）ではＶＬ：
−（１＋ Ｒｓ、／ Ｒ５２） Ｘ ２ ＶＢＥとな
る。 （ａ）（ｂ）ともにＶＥＥ依存性がない。（ａ）（ｂ）
での電流源Ｉｓ工は（ｃ）のようにバイポーラトランジ
スタ、ダイオードと抵抗で構成できる。 これらのｖしはＶａａと抵抗比で決まるので高精度でか
つＶＥＥ依存性が小さい特長がある。抵抗比を変えて２
値以上のＶＬをつくりＶＣｘ＋ｖε１あるいはＶＥ、と
し、第４図〜第１９図のＣＭＯＳ回路に給電すればこれ
ら回路の出力電圧はＧＮＤから一定レベルとなり信号振
幅も一定となる。第２５図（ａ）ではＶＬ： ＶＥＥＩ
（１＋ Ｒ８１／ Ｒｓｚ） Ｘ ＶＢＥ、（ｂ）で
はＶｔ、＝ ＶＥＥＩ （１＋ Ｒｓｘ／ Ｒ３２）
Ｘ２ＶＢＥとなる。（ａ）（ｂ）での電流１１ｉＩｓ、
は（ｃ）のようにバイポーラトランジスタ、ダイオード
と抵抗で構成できる。これらのＶＬもＶＢＥと抵抗比で
決まるので、ＶＥＥから一定の電圧を高精度に発生でき
る。抵抗比を変えて２値以上のｖしをつくりＶｃ工ｐ
ＶＥＬあるいはＶＥ２とし、第４図〜第１９図の０Ｍ０
５回路に給電すればこれら回路の出力電圧はＶＥＥから
一定レベルとなり、信号振幅も一定となる。 さて第２４図、第２５図のＶｔ、発生回路は構成が簡単
でＶＥＥ依存性が小さい反面、温度依存性を持つ。これ
はＶａｅに負の温度依存性（−１，６ｍＶ／’Ｃ）があ
るからである。電源電圧（ＶＥＥ）依存性、温度依存性
が共に小さいＶｔ、はバイポーラバンドギャップジェネ
レータを用いて発生できる。 第２６図はこのｖし発生回路である。この回路は特願昭
６２−１２３７９７に詳細に開示されたＴＴＬ用回路を
第２図の方法に従ってＥＣＬ用に変換したものである。 ＶＬの他にＥＣＬ入出力回路用の基準電圧Ｖｆｌ、 Ｖ
ｃｓも同時につくった。ＶＬは第４図〜第１９図あるい
は後に述べる実施例でのＶｃ工。 Ｖｃ、として用いるのがよい。ＶＬをＶＥ工としては使
用できない。これは第２６図のＶＬは電流供給はできる
が電流吸収ができないからである。Ｖｔ。 をこれらＣＭＯＳ回路のＶｃ、として給電すればこれら
回路の出力電圧はＶｃｌ（Ｈｉｇｈ）あるいはＶｇＥ（
Ｌ ｏ ｗ）となり、信号振＠（Ｈｉｇｈ−Ｌｏｗ）は
ＶＥＥや温度に依存せず一定となる。ＶＲは後の実施例
で述べるようにＥＣＬ入カカレントスイッチの参照電圧
に用いる。Ｖｃｓは後の実施例で述べるようにＥＣＬ出
力カレントスイッチの電流源制御電圧に用いる。こうし
てＥＣＬ１００Ｋ仕様を実現できる。さて第２６図は定
電圧発生回路と電流増幅回路の動作について説明する。 定電圧発生回路はいわゆるバンドギャップジェネレータ
を用いて構成しており、外部電源電圧ＧＮＤ、ＶＥＥよ
り電圧ＶｐＥＦｙ ＶＲ，ＶＬ３を発生する６本実施例
では、出力電圧ＶＲＥＦはＲ４，Ｒ，の比により任意の
値に設定できる。電流増幅回路では上記の電圧ＶＲＥＦ
と等しい電圧ｖしを発生する。バイポーラによる電流増
幅回路を設けたことにより、Ｖｔ、からの電流供給能力
が大きくなり、かつ負荷電流が時間と共に高速に変化す
る場合でも出力電圧ＶＬの値を精度よ＜ＶＲＥＦと等し
く保つことができる。 ｖｃＬ、Ｖｃ２のように２値以上のＶｔ、を得たいとき
がある。このためにはＲ４，Ｒ，比の異なるＶＲＥＦ発
生回路と電流増幅回路を２組以上設ければよい。 Ｖａａ発生回路は共用できる。電圧Ｖ ａｃ 、 Ｖ
ＲＥＦ ＩＶＲ，ＶＬ３は以下の様に表わされる。 ＶａＧ ′、ＶＥＥ＋ （ＶａＥ＋ｋＴ ・ １ ｎ
ｙ ・Ｒ，／ ｑ ・Ｒ，）
・・・・・・ （１）ＶＲＥＦ ’、Ｖｅｅ＋ （ＶＢＧ−ＶＥＥ） ・（Ｒ４＋Ｒ
５）／Ｒ５＋ＶＢＥ ・
・・・・・ （２）ＶＲ１＝５−２ＶＢＥ−ｋＴ ・
ｌ ｎ ｙ ・Ｒｓ／ ｑ−Ｒｚ・・・・・・ （３） Ｖｃｓ′、ＶＢＥ十（ＶＢＥ＋ ｋＴ ・Ｉ ｎ ”ｆ
・ＲＬ／ （１・Ｒｚ）
・・・・・・ （４）となる、但しｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷量、 ＶｓＥｔはＱ
ｉのベース・エミッタ間順方向電圧である。γはＱ４と
Ｑ３のエミッタ電流密度の比であり、Ｑ４とＱ、のエミ
ッタ面積により調節できる。簡単化のためＶ ａ）：Ｌ
、 Ｖ ＢＥｚ、ＶＢＥ、、ＶＢＥ、 、 ＶａＥ、
＝ ＶＢＥとおいた。実際にはエミッタ電流密度を等し
くとることにより実現できる。よく知られているように
、Ｖａａ −ＶＥＥ、 ＶＬ８−ＶＥＥ、ＩＶＲＩがシ
リコンのバンドギャップ電圧１．２ｖになると温度係数
がゼロになるのでこの回路はバンドギャップジェネレー
タと呼ばれる。 さて以上の回路を用いると外部電源電圧ＶＥＲが過大に
なっても電圧ＶＲＥＦ−ＶＥＥは一定であるのでチップ
内回路群の微細なＭＯ３Ｔを破壊から守ることができる
。その反面有効なエージングテストを実施するには必ず
しも適さないこともある。 そこでＲ２とＱ、を付加して、外部電源電圧ＶＥＥが過
大になると電圧Ｖ ＲＥＦ −Ｖ ＥＥをＶＥＥの下降
にともなって上昇するようにした。第２６図の電流増幅
回路はバイポーラトランジスタを用いて出力Ｖｔ、が変
動してもＭ、のゲート電圧にフィードバックをかけＶＬ
がＶＲＥＦと等しくなるようにしたものである。Φｏｐ
、Φｏｐはチップの待機時と動作時を切り替える信号で
、差動アンプの動作電流と負荷抵抗を連動して切り替え
ている。これは動作時（Φｏｐ：Ｈｉ ｇｈ、Ｏｏｐ：
Ｌｏｗ）は大電流で高速に、待機時（Φｏｐ：Ｌｏｗ
、Φｏｐ：Ｈｉｇｈ）は小電流に抑えるためである。こ
こでＭいＭ２、Ｍ、はＷ／Ｌの大きいｎ ＭＯＳ 、
Ｍ４． Ｍ５、Ｍ。 はＷ／Ｌの小さいｎＭＯＳ（Ｌ：ゲート長、Ｗ：ゲート
幅）であり、Ｒ１は低抵抗、Ｒ７は高抵抗である。 以上述べてきた第２６図の回路の出力ＶＬ −ＶＥＥ、
ＶＲ，ＶＬ８− ＶＥＥのＶＥＥ依存性をそれぞれ第
２７図（ａ）（ｂ）（ｃ）に示す。（ａ）ではＶｔ、と
しテＶ Ｃｘ ＋ Ｖ Ｃｚを示した。ＶＬ−ＶＥＥは
通常動作域（−３Ｖ＞ＶＥＢ＞−６Ｖ）では一定である
。 ＶＥＥ＜−６Ｖはエージング域でＩＶＥＥＩの増加につ
れＶＬ−ＶＥＥは増加する。一方Ｖｔｔ、 Ｖｃｓ−Ｖ
ＥＥはＶｌ！Ｅ＜ −３Ｖ チ一定となる。 ＶＥＥ＞
−３Ｖ テＩ！バンドギャップジェネレータが正常に
動作しない。 また図には示さないがバンドギャップジェネレータの特
長により温度依存性をほとんどゼロにできる。 第２８図は、ＤＲＡＭのメモリセルアレーと読出し・書
込み回路を具体的に構成した実施例である。この図の読
出し・書込み方式は以後のＤＲＡＭ実施例の基本になる
ものである。第２８図は第２１図のブロック６．７に該
当するＤＲＡＭ主要部に加え、アドレスバッファ５ｘや
Ｘデコーダ・ワードドライバ８Ｘを簡単に図示した。メ
モリセルアレーは、良く知られた１トランジスタ、１キ
ヤパシタを用いたダイナミック形メモリセルで、その他
にＭＯＳトランジスタで構成されるプリチャージ回路、
センスアンプ、読出し回路、書込み回路よりなる。本構
成の特長は読出し回路と書込み回路を分離したことであ
る。ワード線Ｗのうち一本が高電位に駆動されると、こ
のワード線と接続されたメモリセルからデータ線（Ｄ、
Ｄの一方）に微小な読出し電圧が現われる。 これを各データ線対毎にセンスアンプで増幅し、メモリ
セルへ再書き込みを行なう。読出し動作は、これと並行
して読出し回路により行なわれる。読出し回路は、選択
セルから読出されたデータ線の微小電圧信号を電流信号
に変換する差動アンプで、４ケのＭＯＳＴ Ｍｏ、、
Ｍｏ、ｔ Ｍｓ、、Ｍｓ２とで構成される。ＭＯ工、Ｍ
Ｏ，のゲートはデータ線と接続され＋ Ｍｓ、 ｐ Ｍ
ｓ、のゲートはＹ系駆動回路出力ＹＳＲと接続される。 ＹＳＲが高レベルとなる読出し回路のみ電流が流れ、電
流信号が出力線に現われる。一方書込み回路は、書込み
データ入力線ＷＩ、ＷＩとデータ線り、Ｄとを接続する
Ｍｗ□。 Ｍｙ２よりなる。なお、メモリセル、センスアンプ、Ｄ
、Ｄは一つしかこの図には示していないが１例えば４０
９６ワード線Ｘ１０２４データ線対で４メガｂｉｔを構
成する場合には、Ｄ、Ｄはもちろん１０２４対、メ−１
＝ ＩＪ −ｔ’ ／Ｌ／は４１９４３０４ケあり、セ
ンスアンプはデータ線対毎に設ける。 第２８図の実施例の読出し、書込み動作を第２９図を用
いて説明する。ここでは、ＥＣＬインターフェイスを想
定して、ＶＣＣ”＝ＯＶ、ＶＥＥ＝−４゜５Ｖ、Ｖｃ工
＝−３，ＯＶの場合を例に説明する。 また、データ線振幅は１．５ｖとし、低レベルを−４，
５ＶとＶＥＨに一致させ、高レベルは−３゜０■とする
。ワード線信号電圧は非選択時は−４゜５Ｖ（ＶＥＥ）
、選択時は−２，ＯＶとする。まず、読出しサイクルの
動作を説明する。最初、て「は高レベル−〇、８ｖであ
りチップは待機状態である。この時、外部アドレス入力
信号Ａ ｘ ｋに依らずａｘｈ、 ａｘｈは高レベル−
３，Ｏｖに固定され、ワード線Ｗ五、列選択信号線Ｙ
Ｓ Ｒａ、 Ｙ Ｓ ＷＪは全て非選択の低レベルであ
る。この時、Ｔπは高レベルでありデータ＠Ｄ、Ｄは中
間電圧−３，７５Ｖにプリチャージされている。出力Ｄ
ＯυＴは、低レベル−１，６ｖとなっている。次に、τ
百が高レベル−〇、８ｖから低レベル−１，６ｖに変化
するとチップは動作状態になる。Ｔ７は低レベルになる
。その時の外部アドレス入力信号Ａｘｋ、Ａｙｍによっ
てａＸｋｙ ａｚｋ等が変化し、Ｗｔ、 Ｙ Ｓ ＲＪ
（ｉ＝１〜４０９６．ｊ＝１〜１０２４）のうち一部の
ものが−４，５ｖから高レベルに変化する。 Ｗｌが高レベル−２，ＯＶになることによって、このワ
ード線に接続されるメモリセルのトランジスタがオンし
、第２９図に示すようにデータ線に微小信号電圧が発生
する。これらのデータ線対が接続される読出し回路のう
ちＹＳＲＪが高レベルにあるもののみから電流信号が取
り出され、出力回路に伝達される。この出力回路が後述
するように高感度であれば、ＣＭＯＳセンスアンプによ
るデータ線信号の増幅を待たずに、出力ＤＯＵＴに出力
信号を発生する。この読出し動作と平行して、ＣＭＯＳ
センスアンプによって、全データ線の微小信号電圧は読
出し回路がＹＳＲＪによって選択されるか否かにかかわ
らず高レベル−３，ＯＶ、低レベル−４，５ｖまで差動
増幅される。この時、まだＷｉが−２，ＯＶのままであ
りメモリセルには読出しと同じ情報が再書込みされる。 なお、読出しサイクルではＷＥは高レベル−〇、８ｖで
ありＹＳＷＪは低レベルであるので、書込み回路は動作
しない。ＣＥが再び低レベル−１，６ｖから高レベル−
０，８Ｖに変化すると、Ｗｔ 、 Ｙ Ｓ ＲＪは全て
低レベル−４，５ｖとなる。また、Ｄ、Ｄは共に−３，
７５Ｖにプリチャージされ、Ｄ ｏｕｒも−１，６ｖと
なる。 次に、書込みサイクルでは、最初の状態は読出しサイク
ルと同じであるが、ＷＥは高レベル−Ｏ，ＳＶから低レ
ベル−１，６Ｖに変化する。 読出しサイクルと同じ＜ Ｗｉ 、Ｙ Ｓ ＲＪがそれ
ぞれ一本のみ高レベルとなるとともにＹ Ｓ Ｗ Ｊが
−４，５Ｖから−３，ＯＶとなり、Ｍｗ、、 Ｍｙ、が
オンする。このため、書込みデータ信号ｗｒ、ｗ工が選
択データ線対に伝達されて、選択メモリセルに情報が書
込まれる。なお、非選択のＹＳＷＪに対応するメモリセ
ルには、ＣＭＯＳセンスアンプによって最初と同じ情報
が再書込みされる。 ＣＥ、ＷＥが再び低しヘ／Ｌｚ （−１、６Ｖ）から高
レベル（−〇、８Ｖ）に変化すると、全てのメモリセル
は非選択となり書込み回路もオフする。また、プリチャ
ージ回路が動作を開始しり、Ｄは共に−３，７５Ｖにプ
リチャージされる。 第２８図のデコーダ、ワードドライバ８ｘには第４図、
第６図、第８図、第１０図を用いることができる。ここ
では更にＤＲＡＭのデコーダ、ワードドライバに好適な
実施例を述べる。 第３０図はプリデコーダＰＤでレベル変換を行なってデ
コーダはワード線と同じ高振＠（＝ＶｃニーＶＥＥ）で
動作させる回路の実施例を示す、ＰＤはカレントミラー
回路で構成したプリデコーダ回路であり、ＡＮＤ論理の
プリデコードとレベル変換を同時に行なう。ＤＥＣは、
第１９図（ａ）のＤＥＣと同じ構成のデコーダ回路であ
るが、第１９図（ａ）のＶＥＬの替わりにＶＥＥを用い
ている。 １個のＤＥＣの出力ＮＸ１で４個のワードドライバを制
御する。ＷＤ工〜ＷＤ、は、第３図Ｏと同じ構成のワー
ドドライバである。Ｍｘ□〜Ｍ ｘ ４は。 ＤＥＣの出力Ｎｘ□とＷＤ工〜ＷＤ、の入力を接続する
スイッチの役目をするｎ Ｍ ＯＳ Ｔである。 ａｘｄｅ （ｄ＝１〜ｎ、ｅ＝１〜ｋ）、φＰ、φＰは
小振幅信号であり、ＸＩＪはＷの信号振幅と等しい大振
幅信号である。これらは外部アドレス信号及びＣＥから
発生する。本実施例の特長は、小振幅の信号ａ ｘａｅ
からカレントミラー回路を用いて高速にデコードを行な
い、大振幅の信号を発生できることにある。この回路の
動作を第３１回を用いて説明する。ここでは、Ｖｃ工＝
−２，ＯＶ、■ε、＝−２，８Ｖ、ＶＥＥ＝−４，５Ｖ
とする。ＰＤにおいて、最初φＰは−３，７Ｖ、ａ□ｅ
は全て−２，８Ｖであり、 Ｍ、、−Ｍ、に、Ｍｎｌ〜
Ｍｎｂはオフし、Ｍ ｃ 、〜Ｍｃ、はオンしている。 このため、Ｎ０１〜Ｎ１Ｉｎは−４，５■にプリチャー
ジされている。 ＤＥＣにおいては、Ｎｏ、〜ＮＯｎが−４，５ｖのため
Ｍ１〜Ｍｎはオフし、φＰが−２，８ｖのためＭｐ工は
オンしている。Ｎｘ１は−２，Ｏｖにプリチャージされ
ている。Ｍ Ｉ Ｊのゲートに入力する信号Ｘｒｉは−
４，５ｖであり、Ｍ Ｉ７はオフしている６０では、Ｎ
３は−２，５■になっており、Ｗは−４．５ｖである。 次に、ＣＥが高レベルから低レベルへ切り替わると、φ
Ｐ、φＰは反転しプリチャージ回路はオフし、外部アド
レス信号に応じてａ□。は−２，８ｖのままか或いは−
２，ＯＶとなる。Ｊｘ＝Ｍｔｉ＋、Ｍｎ、−Ｍｎｋにお
いてその入力ａ１８が全て−２，０■なった場合のみカ
レントミラー回路がオンし、Ｎｏｔ（ｉ＝１〜ｎ）は−
〇、８Ｖに充電される（選択状態）。全てのＮＩ、ｉが
充電されたときのみ、Ｎｘ工が放電される（選択状態）
。 Ｎｘ１が放電された状態で、ｘｚｚが−２，ＯＶになる
とＭｘＬは、オンし、Ｎ２１は−４，５Ｖに放電され、
Ｗ□は−２，ＯＶに充電される（選択状態）。 ＣＥが低レベルから高レベルへ切り替わると、φＰ、φ
Ｐは再び反転してプリチャージ回路はオンし、ａ□８は
全て−２，８ｖとなり、Ｎ１１１（１＝１〜ｎ）は全て
−４，５ｖ、よってＭ□〜ＭｎはオフしＮｘ工は−２，
ＯＶに再びプリチャージされ。 Ｎ２□は−２、ＯＶ −ＶＴ）ｌ （ＭＸりに上昇した
あとフィードバックＭＯＳ Ｍｏ、ｔ’ ２．ＯＶ
まで上昇する。その後ＸＩＪも全て−４，５ＶとなりＭ
ｌｊはオフする。これによってＷｔは全で−４，５ｖの
低レベルとなる。 第３２図は、プリデコーダからの低振幅（１，５Ｖ）の
入力信号Ｎ ｅ ｔ ＋ Ｎ ＯＪ ｔ Ｎ ａ ｈと
Ｘｉ、（ｘｔ 、］＝ｌ、 ２）をデコードして、高振
幅（２、５Ｖ） （７）Ｗｔ （ｉ ＝ １〜４ ）を
発生すル回路であるにれら低振幅入力信号は低電圧ＣＭ
○Ｓプリデコーダの出力あるいは第２０図のようなカレ
ントミラー構成のプリデコーダＰＤの出力Ｎｏｔ〜Ｎ、
ｌＩである。第３０図と比べＸＬＪの振幅が小さくて済
み、またドレイン駆動なので寄生容量が小さく高速化で
きる。ＤＥＣでは、Ｎ、ｌ。 Ｎ＠ａｇ Ｉ’Ｊ１ｈを直列に接続されたｎ Ｍ ＯＳ
Ｔ Ｍ ｔ 。 Ｍ−のゲートまたはソースに接続し、Ｎ６ｉｙＮｏ、、
■＝の論理積を取り、この結果でＭｐよ。 Ｍ ｐ ｚで構成されたカレントミラー回路を動作させ
る＋＋ Ｍｔ３はプリチャージ用であり、そのゲートは
７７で制御する。カレントミラー回路の出力Ｎｘ１はｎ
ＭＯｓＴ Ｍｘ工〜Ｍ ｘ ４のゲートに接続される
。 Ｍｘ□〜Ｍｘ４のドレインは各々ｘ１−に、ソースは各
々Ｎ、Ｘ□〜Ｎ ２ ｘ ４と接続される。ＷＤ、にお
いて、Ｎｏ、はＭ、、Ｍ、で構成されるＣＭＯＳインバ
ータ回路の入力となる。このＣＭＯＳインバータ回路で
Ｗ□を駆動する０Ｘ工はφＰＨで制御されるプリチャー
ジ回路、Ｎ２は誤動作防止のためにＣＭＯＳインバータ
回路の出力Ｗ工から入力Ｎ ２ ｘに弱い帰還をかける
回路である。Ｍ工ｐ Ｎ２１ Ｎ３のソースはワード線
用高電圧Ｖｃ２と接続され、Ｎ４のソースはＶＥεと接
続する。 第３２図の動作を第３３図を用いてを説明する。 ここでは、Ｖｃ、＝−２，ＯＶ＋ Ｖｃ工＝−３，ＯＶ
。 ＶＥＥニー４．５Ｖの場合を例にとる。まず最初、プリ
デコーダ回路の出力Ｎ、ｌ、 Ｎ１１ａは低レベル−４
，５Ｖ、■＝は高レベル−３，ＯＶであるためカレント
ミラー回路はオフし、φＰは高レベル−３，ＯＶである
ためカレントミラー回路の出力ＮＸ□は−４，５ｖにプ
リチャージされており、Ｍｘ□〜Ｍ０はオフしている。 ＸＩＪは全て−３，ＯＶの高レベルである。また、ＷＤ
□〜ＷＤ４においてＭ工がオンしているためＮ、Ｘ□〜
Ｎ２に４は−２゜ｏｖにプリチャージされている。この
ため、Ｗ。 〜Ｗ４は−４，５ｖとなっている。次に、φＰ。 φＰＨが反転しプリチャージ回路はオフする。 Ｎ、、、Ｎ、−が高レベルとなりＮ。ｋが低レベルとな
った場合のみ、Ｍｔ、ＭＪに電流が流れカレントミラー
回路がオンする。カレントミラー回路がオンしてＮ、□
が−３，Ｏｖまで充電されかつＸＩＪが−４，５Ｖに変
化した場合のみＮ ２Ｘ、”−Ｎ、Ｘ、は−４，５ｖま
で放電され、よってＷｔは−２，ＯＶまで充電される。 再び、φＰが高レベルに、φＰＨが低レベルに反転し、
またＮ ６ ｔ 、 Ｎ ６ Ｊは全て低レベルに、Ｎ
、には全て高レベルになると、カレントミラー回路はオ
フしプリチャージ回路がオンするため、全てのＷ、は−
４，５ｖとなる。 第３４図は、第３２図のＤＥＣを変更し、論理積をｐＭ
ＯＳＴで、カレントミラー回路をｎＭ○ＳＴで構成した
ものである。この特長はｐＭＯｓデコーダ使用と入力信
号電圧を全てＶｃｃ基準としたことである。第３４図の
ＤＥＣにおいてＮ０１゜Ｎ １１ Ｊ 、 Ｎ ６ ｋ
は直列に接続されたｐＭＯＳＴ Ｍ、。 ＭＪのゲートまたはソースに接続され、Ｎ ｇ ｉ ｐ
Ｎ ｏ ４ 。 Ｎ ６ ｋの論理積をとる。この結果でｎＭＯｓＴ
Ｍｐｌ、Ｍｐ２で構成されたカレントミラー回路を動作
させる。Ｍ ｐ ３はプリチャージ用であり、そのゲー
トはφＰで制御する。カレントミラー回路の出力Ｎ （
１ｘはＭＯ，、ＭＣ２で構成したＣＭＯＳインバータ回
路に入力する。Ｋの出力Ｎ８□はｎＭＯｓＴ Ｍ８□
〜Ｍ！４のゲートに接続する。ＸＩＪはＭｘ工〜Ｍ ｘ
。 のソースに入力する。Ｍ、□〜Ｍｘ４のドレインは各々
Ｎ ２ ｘ １〜Ｎ０．と接続される６ Ｎ２に、はＷ
Ｄ□のＭ、のゲートに接続される。Ｍ、、Ｎ４はＣＭＯ
Ｓインバータ回路を構成し、ＷＩを駆動する。Ｍｉはφ
ＰＨで制御されるプリチャージ回路、Ｎ２は誤動作防止
のためにＣＭＯＳインバータ回路の出力ＷＬから入力Ｎ
３Ｘ工に弱い帰還をかける回路である。 Ｍ、、Ｍよ、Ｎ３のソースはＶｃｃ（ＧＮＤ）と接続さ
れＮ４．Ｍ、のソースはＶＥ２と接続する。ワード線の
高レベルはＧＮＤ、低レベルはＶＥ、と等しい。 第３５図を用いて第３６図の動作を説明する。 ココテは、ＶＥ、＝−１，５Ｖ、ＶＥ２ニー２．５Ｖ。 ＶＥＥ＝−４５，５Ｖの場合を例にとる。まず最初、プ
リデコーダ回路の出力Ｎ、ｌ、 Ｎ、−は高レベルＯＶ
、 Ｎ ｏ ｈは低レベル−１，５ｖであるためカレ
ントミラー回路はオフし、φＰは低レベル−１゜５ｖで
あるためカレントミラー回路の出力Ｎ、ＸはＯｖにプリ
チャージされている。このためＣＭＯＳインバータ回路
によりＮｘ工は低レベル−１，５Ｖとなっている。よっ
て１Ｍｘ１〜Ｍ ｘ ４はオフしている６ｘ、４は全て
−２，５ｖである。Ｍ、のゲートは−２，５ｖとなって
おり、Ｎ５はオフしている。また、ＷＤ工においてＭ工
がオンしているためＮ３に、はＯｖにプリチャージされ
ている。このため、Ｗ工は−２，５ｖとなっている。他
のＷＤ、〜ＷＤ４も全て−２，５ｖとなっている。次に
、φＰ。 φＰＨが反転しプリチャージ回路はオフする。 Ｎ（１＋、Ｎ−が低レベル−１，５ｖとなり、Ｎａｋが
高レベルＯｖとなった場合のみ、Ｍ ｌ、 Ｍ Ｊに電
流が流れカレントミラー回路がオンする。カレントミラ
ー回路がオンしてＮ、Ｘが−１，５ｖまで放電され、Ｎ
エエはｏｖまで充電される。ここでＮｘ工がＯｖに充電
されかつＸＩＪが０■に変化した場合のみＮｏ、は−２
，５ｖからＯｖとなり、ＷＤｉのＭ、をオンさせる。こ
れにより、Ｎ３ｘ、は−２，５■まで放電され、よって
Ｗ工はｏｖまで充電される。次に再び、φＰ、φＰＨが
低レベルになり。 Ｎ Ｏ＋ｇ Ｎ６４は全て高レベルにＮ ６ ｂは全て
低レベルになり、Ｘ１Ｊが低レベルになる。このため、
カレントミラー回路やＭ、はオフし、プリチャージＭＯ
３Ｍ工がオンするため、全てのＷｔは再び−２，５ｖの
低レベルとなる。 さて、これまでプリデコーダあるいはデコーダにカレン
トミラー回路を用いてきた。カレントミラーは高速であ
る反面、カレントミラーの起動信号（ａｘ、””ａｘ、
ｔ Ｎ。ｔ、 Ｎ、、、 Ｎ、、、φＰ、φＰ等）の信
号レベルあるいはチップ内電源電圧がばらつくとオフで
あるべきカレントミラーがオンしてしまいワード線、列
選択信号線が多重選択されるおそれがある。このような
誤動作を避けるためカレントミラーのスイッチ用ＭＯＳ
（例えば第３０図のＭ １、〜Ｍ ｌ”？ Ｍｎ１〜Ｍ
ｎｈｇ Ｍｃｌ〜Ｍｃｎ＋第３２図と第３４図のＭ ｔ
Ｊ Ｍ ａ ＋ Ｍ ｐ□）のスレッショルド電圧Ｖ
ＴＲを通常のＭＯＳのＶＴＨより大きく設定するのがよ
い。例えば通常のＭＯＳのＶＴＨが０．２Ｖの時、これ
らを０．４ｖと大きくすればよい。 本発明の基本実施例は第１図であり必ずしもプリデコー
ダあるいはデコーダにカレントミラー回路を使う必要は
ない。第３６図はカレントミラー回路を使わないデコー
ダ・ワードドライバの構成例である１回路は第３２図と
、動作は第３３図とほぼ同じである。カレントミラーを
用いないので速度はやや遅いが動作はより安定である。 これは第３６図の入力Ｍ ＯＳ ＭＩ、 Ｍ−が少し
オンしてもＩＮＶＩが反転しなければ誤動作は起きない
からである。 さて、これまでの説明の中で、アドレスバッファ出力ａ
ｘ、〜ａｘｎはＣＥが高レベル（待機状態）では、全て
高レベル或いは全て低レベルになるとした。次にこのよ
うなａｘｅ〜ａｘｎを発生するためのアドレスバッファ
回路の構成方法を第３７図〜第４６図に示す。 第３７図は、ＣＥ及びチップ外部アドレス入力信号Ａ、
□〜Ａ８゜（代表してＡ ｘ ｂと記す）を受けて上述
のａｘ□〜ａｘｎを発生するアドレスバッファ回路の一
実施例である。この回路は上述の待機状態でアドレスバ
ッファ出力を高レベルに固定する機能と定められた期間
で出力をラッチする機能を有する。ＱｌとＩＩＥ、は外
部入力Ａ ｘ ｋを受は信号 レベルを下げるエミッタ
フォロワ回路である。ＶＲはカレントスイッチの参照電
圧で−２，ＯＶである。 Ｑｓ、 Ｑ、からの２組の差動出力のうち、ａＸｋｌａ
ｘｋは後段回路への出力信号であり、Ｎ２．Ｎ２はラッ
チ用フィードバック信号である。Ｑ、、Ｑ、はラッチ用
カレントスイッチ回路である。アドレス入力信号で動作
するＱ、、 Ｑ、とラッチを行なうＱ７、Ｑ、の電流切
り換えはＭＯＳＴ Ｍよ２Ｍ２とそのゲート制御信号
ＸＬ、ＸＬによって行なう。 Ｑ４はＣＥｌが高レベルの時（待機状態）はアドレス入
力の如何に依らず出力ａＸｋｔ ａＸｋを高レベレに固
定するためのトランジスタである。ＣＥ工の高レベルは
Ａ ｘ ｋ（Ａ ｘｋよりＶＢＥレベルシフトした信号
）の高レベルより高く、低レベルはＡｘｈの高・低レベ
ルの中間値に設定する。第３７図の動作を第３８図を用
いて説明する。ＣＥが−０，８Ｖ（７）時待機状態であ
り、ＸＬは−３，７Ｖ、ＸＬは−４，５ｖとなッテおり
、Ｑｇ ＨＱ３１Ｑ、のカレントスイッチ回路が活性化
している。 ＣＥＬは−１，２ｖと高いので、アドレス人力Ａ ｘ
ｋに依らず、出力ａｘｈ、 ａｘｈは高レベルに固定さ
れる９次に、ＣＥが−０，８ｖから−１，６ｖに切り替
わると、ＣＥＬが−２，ＯＶとなり。 Ａｘｋに応じてａＸｋｔ ａｘｋおよびＮ、、 Ｎ、に
差動信号が現われる。このあとＸＬ、ＸＬが反転し、Ｑ
７、Ｑ、のカレントスイッチ回路が活性化し、その時の
出力状態を保つ。この状態でＡ ｘ ｂが変化しても、
出力ａｚｈ、 ａｌｋは変化しない、再び、ＣＥが−１
，６Ｖから−０，８Ｖ１ｍ切り替わるとＣＥ。 が−１，２ｖに戻るため、ａ Ｘｋｌ ａ Ｘｋおよび
Ｎ２゜Ｎ２は高レベルに固定される。ａｘｋｇ ＆ｒ□
の信号振幅はＩｃｓ工×Ｒ工できまりＯ〜２ｖ程度に調
整できる。 次にアドレスバッファの出力にレベル変換回路をつけＶ
ＥＥ基準の出力信号を発生する実施例を第３９図に示す
。この回路も待機状態でアドレスバッファ出力を固定す
る機能と定められた期間で出力をラッチする機能を有す
る。第３７図回路と異なる点はレベル変換回路をつけた
こと、ラッチ回路をＭＯＳ差動回路で構成したこと、ラ
ッチ回路のＭ工２Ｍ２の共通ソース点に電流源を設けた
こと、待機状態でａｘｋ、ａｚｋを低レベルに固定した
ことである。次にこれらの効果を説明する。まずレベル
変換回路の効果を第４０図に示す。カレントスイッチ回
路の出力Ｎ工、Ｎ工の電位は原理的にＶＣＣから決まる
。レベル変換回路の出力あるいはそのインバータ出力ａ
Ｘｋ＋ ａＸｋは高レベルはＶａ工、低レベルはＶＥＥ
となる。これはＶＣＣ基準（第３図（ａ））からＶＥＥ
基準（第３図（ｂ））に変換したことになる。後段ＣＭ
ＯＳ回路に電圧Ｖｃ１．ＶＨＥを印加して動作させる場
合に好適な信号レベルである。第３０図から第３４図に
述べた後段回路の実施例が全て使える。またラッチ回路
をバイポーラでなくＭＯＳ差動回路で構成したことによ
りＮ工、Ｎユにつく寄生容量が減少するのでＡ ｘ ｋ
からａｘｈ、 ａｘｋまでの応答速度を高速化できる。 逆にラッチ回路の速度は遅くなるがアクセス時間のクリ
ティカルパスではないので問題はない。ラッチ回路のＭ
□ｐ Ｍｚの共通ソース点に電流源を設けたことにより
ＸＬ、ＸＬは差動信号であればよくそのレベル設定が容
易になる。第４１図は第３９図回路の動作を説明したも
のである。待機時はＣＥ、の低レベルによりａｘｈ、ａ
□を低レベル固定にする。動作時はＣＥ工が低レベル、
ＣＥ、が高レベルになりアドレス入力によりａＸｋｐａ
Ｘｋが変化する。 第４２図は第３９図を更に改良したものである。 第３９図と異なる点はラッチ用のＭＯＳ差動回路を除去
し後段（７）ＩＮＶＩとＩＮＶＩＩ、ＩＮＶ２とＩＮＶ
２１で自動ラッチ回路を構成したこと、カレントスイッ
チのコレクタ負荷にクランプ用ダイオードを置いたこと
、電流源ＩＥ工、Ｉｃｓ、をＭＯＳトランジスタで具体
化したことである。ＶａはＶＥＥ基準の定電圧である。 動作の様子は第４１図と等しい、ＭＯＳ差動回路の除去
によりＮ１゜Ｎ工の寄生容量は更に小さくなる。ＤＬ−
Ｄ、はバイポーラトランジスタＱ、、 Ｑ、の飽和防止
用クランプダイオードである。コレクタ低電位はＶｃｃ
−２Ｖ Ｂ Ｅ Ｌクランプされる。ＩＮＶＩＩ、ＩＮ
Ｖ２１は駆動能力の小さいＣＭＯＳインバータが望まし
い。ＩＮＶＩ、ＩＮＶ２の反転を妨げないからである。 破線で囲んだＭ工、 Ｍ２． Ｍ、は第４２図中に示し
たように１個のＭＯＳ Ｍ工に置き換えてもよい。Ｘ
Ｌが低レベルになるとラッチ状態になるとともに電流を
ゼロにできるので低電力化できる。ただし多数のアドレ
スバッファの電流をＸＬで同時にオン、オフするとチッ
プ内外の電源ノイズが大きくなる欠点がある。 以上の第３７図、第３９図、第４２図のアドレスバッフ
ァの制御用パルスＣＥよ、ＧＥ、を発生するだめの３ｖ
人カバソファの構成例を第４３図に、その動作波形を第
４４図に示す。ＣＥ工の信号レベルを出すため抵抗によ
る０、４ｖのレベルシフト回路を設けた。Ｃｓｐはスピ
ードアップコンデンサである。ＣＥ、の信号レベルは高
レベルがＶｃｍ、低レベルがＶＥＥとなる。 またこの他のＥＣＬアドレスバッファの構成例として特
開昭６１−１７０９９２の第１６図、第３２図に示した
ようにアドレスバッファのエミッタフォロワ出力でワイ
アドオア接続を行ないプリデコーダ動作あるいは待機時
の電圧固定を行なってもよい。 また第３７図〜第４３図は、ＥＣＬインタフェースを例
に説明してきたが、本発明はＴＴＬインタフェース構成
でも構成でき本発明の特長をそのまま生かせる。第４５
図はＴＴＬインタフェースのアドレスバッファ回路の実
施例で、第４６図はその動作説明図である。第４５図に
おいて、ＩＮＶＩは外部アドレス入力信号Ａｘｋを受け
、Ｖｃｃ、 Ｇ Ｎ Ｄレベルまで増幅する。Ｍ Ｐ
１〜Ｍ ｐ ４ ｇＭ ｎ Ｌ 〜Ｍ ｎ ４とＩＮＶ
２はＸＬ、ＸＩｊ？制御されるラッチ回路、ＮＡＮＤＩ
、ＮＡＮＤ２はＣＥ、によって出力を待機時に高レベル
に固定し、動作時に一方の出力のみ低レベルに変化させ
る。第４５図中に示したように初段のＩＮＶＩのみａｍ
電圧Ｖｃｃ、ＧＮＤを印加し、ラッチ回路以降の後段は
電圧Ｖｃ工、ＧＮＤ印加で低振幅動作させる。第４６図
では、Ｖｃ、は１．５Ｖ、外部入力信号ＣＥ。 Ａ ｘ ｋはＴＴＬ入力のワースト条件を想定し高レベ
ル２．４ｖ、低レベルＯ，ＳＶとしている。最初、ＣＥ
が高レベルである時、Ｙτは低レベルでありＸＬは高レ
ベルであるため、Ａｘｋの変化によってＮ１も変化する
。また、ＣＥ工は低レベルであるため、出力ａｘｋｐ〒
πは高レベルに固定される。 次に、ＣＥが高レベルから低レベルに変化すると、ＣＥ
□も低レベルから高レベルに変化するため、ａｘｌｔｔ
ａπにはＮ工の信号に応じた出力信号が現われる０次
にＸＬ、ＸＬは切り替わりＮ、は固定される。■が再び
低レベルから高レベルに変化すると、ＣＥ、も高レベル
から低レベルに変化するためａ ｘｈ、ａ ｚｋは高レ
ベルに固定される。ＸＬ。 ＸＬは切り替わって、ラッチが解除され次サイクルに備
える。 次に、第２０図の実施例などに用いる出力回路の構成例
を示す、第４７図は、ＥＣＬインタフェース出力回路の
構成例であり、第４８図はその動作の説明図である。こ
のバイポーラを主体とした回路は３ｖ以上の電源電圧を
必要とするのでＶｃｃ。 ｖＥＥの電源電圧を印加することにした。第４７図の破
線で示すように出力回路は便宜上３個の回路ブロックＭ
ＡＬ、ＭＡ２．ＯＢに分けられる０ＭＡ１ではメモリセ
ル続出し回路からの出力線ＲＯ，ＲＯを入力とし電流電
圧変換回路とバイポーラ差動増幅回路を経て出力ＣＯ２
τ万１取り出す。ＲＯ：ｉδには、データ線の信号電圧
に応じた電流信号が現われる。 ｃｉ、 〜Ｑ、、 Ｒ
，、Ｒ２，Ｄｌ、Ｄ２、工□〜工、の回路ではこの電流
信号を電圧信号に変換する＊ ＱＬ、Ｑ２のベースには
定電圧Ｖａ（例えば、−０，８Ｖ）が印加され、ｖＢＥ
の値が電流量にあまりよらないことを利用してＲＯ。 ＲＯの電圧変動を抑えている。これによって、ＲＯ，Ｈ
の寄生容量による遅延を小さくしている。Ｑ、、Ｑ、、
Ｍ□は差動増幅回路であり、これを活性化させるか否か
はＣＥ、ＷＥとアドレス入力から発生したφに＾Ｊで決
定する。例えばＭＡＬは各サブアレー毎に設けφＨ＾４
によりどのサブアレーからの情報を後段に伝えるかを選
択する。メモリセルのワード線や列選択線を選択したま
まφＨＡＪだけを切り換えることにより、複数のメモリ
セルからのデータを高速で切り換える、いわゆるスタテ
ィック動作も可能である。Ｃ○、τてにはやはり電流信
号が現われる。ブロックＭＡ２ではこれをＭＡＬと同様
に電圧信゛号に変換しＭＯ５ＭＯを取り出す。ＭＡＺ内
にある破線で囲んだＱ、、 Ｑ、ｏ、 Ｍ□はラッチ回
路でありメモリセルからの読出しデータを保持する。Ｄ
ＲＡＭセルの再書込み動作、あるいはプリチャージ動作
の期間でもＤ ｏｕｔに読出しデータを出し続けること
ができもよい。この場合Ｓ○、ＳＯがベース入力で、Ｒ
Ｏ，ＲＯがコレクタ出力となる。この構成にするとＤＲ
ＡＭセルの再書込動作、あるいはプリチャージ動作の期
間でもφ片＾、だけを切り換えることにより、いわゆる
スタティック動作も可能である。ブロックＯＢは出力バ
ッファであり、Ｑ７のエミッタよりＤ ＯＵＴを取りだ
す。φＯＥは待機時または書込みサイクルにおいてＱ工
、をオンさせＤ ｏｕｔを低レベルに固定するためにあ
る。 第４８図は上記のスタティックカラム動作を含めた読出
し動作説明図である。ＣＥ、○ＥｐＡｘｋ。 Ａｙｈ、Ａｚｈは外部入力信号である。このうちＯＥは
アウトプットイネーブル信号で低レベルの時ＤＯＵＴに
有効データを出す。ＡＸｋはワード系アドレス信号群、
Ａｙｋは列選択系アドレス信号群、ＡｚｈはφＭＡＪを
切り換えるためのアドレス信号群である。ＣＥ、ＯＥが
Ｌｏｗの期間にＡｚｋだけを切り換え、スタティックカ
ラム動作を行なう、またＣＥがＨｉｇｈのプリチャージ
期間になってもＣＥがＬｏｗであればＤ ＯＵＴに有効
データを出す。なお第４７図では省略したがＲＯ，ＲＯ
。 Ｃｏ、Ｃｏ、ＭＯ，ＭＯは寄生容量が大きいので高速の
連続サイクル動作では前サイクルの履歴でアクセス時間
に影響することがある。この場合これらの差動信号ライ
ンにイコライザ用のＭＣ８を設は待機期間に同電位にす
るとよい。 第４９図はＴＴＬインタフェース出力回路を示す図であ
る。前段のＭＡＬ、ＭＡ２の構成は第４７図と同じでよ
い。ただ電源電圧を第２図に従ってＧ Ｎ Ｄ 埠ＶＣ
Ｃ，ＶＥＥ６ Ｇ Ｎ Ｄに置き換えればよい、ＭＡ２
の出力ＭＯ，ＭＯはブロックＯＢの構成上、ダイオード
のレベルシフトをやめ、また信号振幅を０．８Ｖから１
．５Ｖ程度に増加するのが望ましい。ブロックＱＢは第
４７図と異なる。 ＯＢではＭＯ，ＭＯを入力信号としてカレントミラーＭ
、〜Ｍ工、で大振幅に変換して、出力トランジスタＭｉ
＊ −Ｍｚｓ ＠： 駆動している。ＴＴＬでは待機時
または書込みサイクルでは高レベルのφＯＥにより出力
ＤＯＩＪＴを高インピーダンスにする。待機時または書
込みサイクルではＯＢに貫通電流は流れない、φＯＥの
振幅もＶＣＣとするのがよい。第４９図には低振幅系（
Ｖｃ、、ＧＮＤ動作）からのレベル変換回路も示す。こ
の回路は第１３図のドライバと類似しているがプリチャ
ージ信号をやめ低振幅差動信号φＯＥ、φＯＥをカレン
トミラー制御に用いたものである。簡単に高速のレベル
変換ができる。 次に高速で占有面積が大きくならないメモリセルアレー
構成について述べる。第２８図ではＮワード×Ｍデータ
線対のメモリセルアレー構成についてデータ線の分割に
ついて言及しなかった。大容量メモリでＭの数が増大す
ると、データ線寄生容量が増大しデータ線の読出し信号
電圧が減少し、高速読出し動作成いは安定動作が不可能
になる。 そこで特開昭５７−１９８５９２号にはデータ線を多分
割し、データ線寄生容量を減少させる方法が提案されて
いる。この方式を第２８図にそのまま適用することがで
きる。すなわち１分割サブアレー毎に第２８図の構成と
する。しかし分割された各データ線毎に、センスアンプ
、プリチャージ回路や書込み回路、読出し回路が必要で
あるため、チップ面積が増大し、ＤＲＡＭの特長である
高集積性を損なうおそれがある。さて、第２８図、第２
９図に示したようにＤＲＡＭの高速読出しのためには、
メモリセル読出し直後でセンスアンプ増幅前の微小なデ
ータ線電圧差を検出し後段の出力回路に送る必要がある
。そこで読比し回路はデータ線に直結し高速読出しの特
長を保ったまま、センスアンプや書込み回路は２つの分
割サブアレーで共用し、チップ面積の増加を抑えること
が考えられる。第５０図では左右２組のデータ線対ＤＬ
、ＤＬ及びＤＲ，ＤＲの各組ごとに読出し回路が設けら
れ、書き込み回路（ＭｗＨＭｗｚ）、データ線ショート
回路（Ｍｓｘ ｖ Ｍｇ２ ＋ ＭＢ２ ）−センスア
ンプ（ＭＡ、。 ”Ａ２ ｙ ＭＡ、 ｙ ＭＡ、）は２組のサブアレー
で共用し、どちらのデータ線対とこれらの回路を接続す
るかはＭＯＳスイッチＭＣＬＬ ＋ ＭＣＬ！またはＭ
ＣＲ□、 ＭＣＲ２のオン、オフで制御する構成とした
。５ＨＲＬ。 Ｓ ＨＲＲはこれらのゲート制御信号である。書込み回
路及び読出し回路は第２８図に示した書込み回路及び読
出し回路と同じ回路である。Ｄｔ、、 Ｄτと接続され
る読出し回路はＹＳＲｔ、で、ＤＢ、 ＤＲと接続され
る読出し回路はＹ Ｓ ＲＲで制御する。 Ｙ Ｓ Ｒｔ、、 Ｙ Ｓ ＲＲはＹＳ信号とＡＸＳＬ
あるいはＡＸＳＲとのＮＯＲ回路から発生する。書込み
回路はＹＳＷで制御し、ｙｓｗはＹＳとＷＣＬとのＮＯ
Ｒ回路から発生する。本回路の特長は、以下の通りであ
る。第１に、２組のデータ線対で書込み回路、センスア
ンプ、プリチャージ回路を共用することによって素子数
を減らすことができ、又レイアウト面積も小さくできる
ということである。 第２に、読出し回路の動作時には、データ線対と書込み
回路、センスアンプ、プリチャージ回路とを切り離すこ
とができるため、読出し時のデータ線の寄生容量が減少
しデータ線信号電圧の増大による高速化ができることで
ある。読出し時のデータ線寄生容量は、センスアンプ、
プリチャージ回路、書込み回路による部分が無くなり約
３０％減少する。 第５１図は左サブアレー読出し、右サブアレー読出し、
左サブアレー書込みの連続３サイクル動作を示す。左サ
ブアレー・右サブアレーの切り換えはＡ Ｘ ｓ Ｌ及
びＡＸＳＲで、読出し・書込みの切り換えはＷＣＬで行
なう。ここでは、ＥＣＬインターフェイスを想定して、
ＶＥＥニー４．５Ｖ、ワード線電圧Ｖｗ＝−２．ＯＶ、
データ線高電圧ＶＤＨ＝−３，ＯＶ、データ線低電圧Ｖ
ｏｔ、＝−４，５Ｖ。 プリチャージ電圧ＶｏＭ＝ニー３．７５Ｖの場合を例に
説明する。左すブアレーワード線ＷＬ、右サブアレーワ
ードＷＲとＳ ＨＲＬ、 Ｓ ＨＲＲおよびφｐｃは振
幅２．５ｖ、その他は１．５■とする。なお。 第５０図の回路はサブアレー毎に設けるためチップ内で
多数あるが、Ｓ ＨＲＬ、 Ｓ ＨＲＲおよびφＰＣは
各々一つの信号線でこれら全てを駆動するとは限らず、
通常はアドレス信号により分割駆動することが多い。最
初、ＣＥが高レベル−〇、８Ｖであり、全ワード線Ｗは
低レベル−４，５ｖ、全列選択信号線ＹＳは高レベル−
３，ＯＶ、５ＨＲＬおよび５ＨＲＲは共に高レベル−２
，ＯＶ、φＰＣは高レベル−２，Ｏｖである。このため
、ＤＬ。 ＤしとＤＲ，ＤＲは共通プリチャージ回路でショートさ
れ、−３，７５Ｖとなっている。３百が、高レベル−〇
、８Ｖから低レベル−１，６ｖになると、Ｓ ＨＲＬ、
Ｓ ＨＲＲおよびφｐｃはいったん−２，ＯＶから中
間電圧−４，ＯＶまで下げる。 −４，５Ｖまで下げてもよい。この動作はアドレスによ
らず、全て同時に動作させるほうがアドレス制御がいら
ない分高速である。これにより、データ線対は共用して
いる書込み回路、センスアンプ、データ線ショート回路
と切り離される。この後たとえば左サブアレー内のＷｔ
、が選択され高レベル−２，ＯＶになると、データ線対
Ｄｔ、、 Ｄｔ、に微小信号電圧が現われる。ＹＳが選
択され低レベル−４，５ｖになると、この微小信号電圧
は読出し回路によって直ちに出力回路に伝達される。左
右の読出し回路はＹ Ｓ ＲＬ、 Ｙ Ｓ ＲＲによソ
ー方のみが動作する。データ線対の微小信号電圧はこの
後ＣＭＯＳセンスアンプによって増幅される。 ＣＭＯＳセンスアンプと接続され増幅されるが、５ＨＲ
Ｒは−４，５ｖとなりＣＭＯＳセンスアンプが動作して
もＤＲＩ ＤＲに信号が伝達されない。 左右のサブアレーがいずれも非選択の場合がある。 この時はセンスアンプは非動作である。５ＨＲｔ。 および５ＨＲＲは第５１図の破線のように中間レベルに
したままか、或いは両者を高レベルに戻してもよい。ま
た、φＰＣはＣＭＯＳセンスアンプが動作する前にはさ
らに−４，５ｖまで下げる。左右のサブアレーがいずれ
も非選択の場合、第５１図の破線に示すようにφｐｃを
中間電位に保ち、プリチャージ期間で全てのφＰＣを高
電位に戻せばよい。Ｄｔ、、 Ｄｔ、の信号はＣＭＯＳ
センスアンプで再書込みに十分な電圧まで増幅゛される
。つぎに、ＣＥが低レベルから高レベルになると、Ｗと
ＹＳは非選択となり、読出し回路とセンスアンプもオフ
する。この後Ｔπが高レベル−２，Ｏｖとなって、デー
タ線対はショートされる。また、ＳＨＲしおよび５ＨＲ
Ｒは再び−２，Ｏｖとなり口左右のまた、読出し回路を
第５０図のような構成にした時、後段には高感度のアン
プを用いなければこの方式の高速動作を十分に発揮でき
ない。高感度のアンプとしては１例えば第４７図または
第４９図に示した主にバイポーラトランジスタを用いた
回路が好適である。あるいはＣＭＯＳ回路のみで構成す
ることもでき、この例としてアイ・ニス・ニス・シー・
シー １９８８、ダイジェスト・オブ・テクニカルペー
パーズ、第１７４頁〜第１７５頁（ＩＳＳＣＣ１９８ｇ
、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ、ｐｐ。 １７４〜１７５）の第３図（Ｆｉｇ、３）に示された回
路があげられる。なお、回路のレイアウト配置において
、ＹＳを発生するＹデコーダ・ドライバを分割したメモ
リセルアレーの各サブアレー間に設ける場合は、ＹＳ信
号線はデータ線と平行には走らないので、ＹＳ信号によ
るデータ線への雑音の誘起は生じない。また、Ｙデコー
ダ・ドライバを第２８図のようにチップ内の１カ所に集
中して配置する場合にはＹＳ信号は、多数のサブアレー
に属する読出し回路、書込み回路を第５０＠のように制
御する必要がある。この場合、Ｙ丁信号線はメモリセル
アレー上を通るので容量カップリングによるデータ線へ
の雑音誘起が問題となる。特に上記のように増幅前のデ
ータ線微小信号を読出す方式では問題となる。この開運
に対しては１例えばアイ・イー・デイ−・エム １９８
８、ダイジェスト・オブ・テクニカルペーパーズ、第５
９６頁〜第５９９頁（ＩＥＤＭ １９８８．Ｄｉｇｅｓ
ｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、ｐｐ、５
９６−５９９）の第１図（Ｆｉｇ、１）のようにデータ
線とＹＳ線とを異なる配線層で形成したり、更にはこれ
らの間に遮蔽用のプレート層を設けたメモリセルを用い
れば解決できる。こうしたメモリセルの配線構成例を以
下に示す。ワード線はポリシリコンと第−層アルミの複
合構造で造り、これらを数個所でショートする。データ
線はポリシリコンワード線の上にシリサイドで造る。 その上にポリシリコンまたはタングステンでメモリセル
蓄積容量の共通プレート層を造る。その上に第１層アル
ミのワード線を設ける。更にこの上にワード線と直交し
データ線に平行に第２層アルミのＹＳ線を設ける０以上
によりワード線とデータ線の低抵抗化、およびＹＳ線と
データ線とのカップリング防止を満たしたうえ、後述の
第５３図、第５４図、第５７図のセルアレー構成が可能
となる。 第５２図は読出し回路、書込み回路、プリチャージ回路
、センスアンプ全てを左右のサブアレーで共用し、さら
に読出し出力線（ＲＯ，ＲＯ）。 書込み入力線（ＷＩ、ＷＩ）を共通化したものである。 この方式では読出し回路の動作前に５ＨＲＬ、５ＨＲＲ
を制御する等タイミング数が多くなりやや遅くなるが共
通化により占有面積を更に小さくできる。ＹＳＲはＹＳ
信号のインバータ出力を用いる。書込み回路はＹＳＷで
制御し、ＹＳＷはＹＳとＷＣＬとの論理回路から発生す
る。この論理回路は第５０図のように通常のＮＯＲある
いはＮＡＮＤ回路を用いてもよいが、ＷＣＬラインの寄
生容量が増加しＷＣＬ信号の遅延時間が増加する。なぜ
ならＷＣＬは多数のデータ線対毎にある論理回路を共通
に駆動するからである。ＷＣＬラインの寄生容量を低減
するための具体的回路構成を第５２図中に示した。この
回路はＭＯＳトランジスタのドレイン容量がゲート容量
より小さいことを利用してＷＣＬラインの寄生容量を低
減した。 少数の選択列（ＹＳ：Ｌｏｗ）のみゲート容量が見える
。 第５０図の読出し回路、書込み回路、プリチャージ回路
、センスアンプの共用を複数のメモリサブアレーで行フ
たところを描いたのが第５３図である。ＣＡ工〜ＣＡ、
はデータ線方向にｎ分割されたメモリサブアレーである
。Ｒはデータ線と直結した読出し回路、ＳＡ、ＰＣ，Ｗ
Ａはそれぞれ左右のサブアレーで共用するセンスアンプ
、プリチャージ回路、書込み回路である。左右のデータ
線対ＤＬ＋ Ｄｔ、＋ ＤＲ＋ ＤＲとＳＡ、ＰＣ，Ｗ
Ａとの間には第５２図で述べたＭＯＳスイッチがある。 Ｙデコーダ・ドライバの出力ＹＳは複数のＲ９ＷＡの部
分で第５０図で述べたＡＸＳＬｔＡＸＳＲＩＷＣＬとの
論理をとり必要な回路のみを活性化すする。この図では
１本のＹＳ線は１データ線対だけを制御しているが１本
のＹＳ線で複数のデータ線対を制御することもある。こ
れはメモリセルの寸法が小さくなると面積の大きいＹデ
コーダ・ドライバを１データ線対毎に置くことが困難と
なるからである。この場合１本のＹＳ線で２組以上のデ
ータ線対に対応する２組以上の読出し回路・書込み回路
を活性化することになるので２組以上の読出し・書込み
データを出力回路あるいは書込み人力バッファで１部の
アドレス信号を使って絞る必要が生じる。第５４図は１
本のＹＳ線で２個のデータ線対を制御するものである。 更にこの図ではセンスアンプ、プリチャージ回路、書込
み回路は左右のサブアレーで第５３図と同様に共用する
が、センスアンプ、プリチャージ回路、書込み回路を互
いにサブアレーの反対側に２データ線対ピツチに１組ず
つ置いた。これはメモリセルの寸法が更に小さくなると
センスアンプ、プリチャージ回路、書込み回路さえも１
データ線対毎に１組置くことが困難となるからである。 こうするとメモリセルの寸法は回路の複雑なＹデコーダ
・ドライバ、センスアンプ、プリチャージ回路、書込み
回路の寸法に依存せず、メモリセルとして必要な蓄積容
量や加工技術の限界まで小さくすることが出来る。また
センスアンプ、プリチャージ回路、書込み回路はチップ
の両端を除いて、左右のサブアレーで共用するので、第
５４図の横方向のチップ長は第５３図とほとんど等しい
。縦方向のチップ長は第５３図よりメモリセルだけから
決まる程度に小さく出来る。 なお、読出し回路、書込み回路、プリチャージ回路、セ
ンスアンプの共用方法には、第５０図、第５２図の実施
例の他に、動作速度と占有面積を加味して幾つかの方法
がある。例えば読出し回路とプリチャージ回路は共用せ
ずサブアレー毎に置くこともできる。 さらに、以上の実施例はＤＲＡＭでの読出し回路、書込
み回路、プリチャージ回路、センスアンプの配置に関す
るものであるが、これらはＤＲＡＭに限定されるもので
はない０例えばプリチャージ回路、センスアンプの不要
なＳＲＡＭを高速化する場合にも第２８図、第５０図、
第５２図のように読出し回路・書込み回路を分離して設
ける場合がある。この場合も第５０図に述べたように読
出し回路のみをサブアレー毎に設け、書込み回路は左右
のサブアレーで共用することができる。 第５０図、第５２図での列選択信号ｎを発生するための
Ｙデコーダ・ドライバ回路の実施例を第５５図に示す、
Ｙデコーダは第３２図、第３４図に示したＸデコーダと
同じである。４列のＹ丁ＹＳ工〜ＹＳ、は１個のデコー
ダとＮＡＮＤ回路を用いた４個のドライバから発生する
。カレントミラーを用いたデコーダ出力Ｎｖ工が高レベ
ルになり、かつｙ□、〜ｙｏのいずれかが高レベルにな
るとＹＳ工〜Ｙ８４の１個のみが低レベルの選択状態に
なる。ＹＳ□〜Ｙ１τの振幅は入力信号Ｎ、量。 ＮＩＩＪ、 Ｎ＠ｋｐ ＶＬ１〜ｙ２□、φＰと同じく
低振幅（例えば１．５Ｖ）でよい。 第５６図は第５５凶と回しＹ５５部Ｙ）工〜Ｙ８４を発
生するための別の例である。回路動作は第３２図、第３
４図と同様である。但しｙ１□〜Ｙｚｚを入力するトラ
ンスファトランジスタＭｙ工〜Ｍ ｙ ４を９ＭＯＳで
構成した。これはｙｓ工〜Ｙ８４の選択、非選択の極性
が第３２図、第３４図と逆だからである。 第５３図、第５４図はデータ線方向のチップ配置例であ
るがＸデコーダ・ワードドライバやアドレスバッファな
どを含めた４ＭビットＤＲＡＭのチップ全体の配置例を
第５７図に示す。周辺回路はチップの中央に十字型に置
く。ポンディングパッドはチップ中央部に、縦方向に周
辺回路群に埋め込むように配置する。こうしてポンディ
ングパッドから入・出力回路までの配線長を短く、かつ
出来るかぎり等長にする。メモリセルアレーは４０９６
ワードｘ１０２４データ線対にする。データ線は縦方向
に８分割している。１本のデータ線には２５６個のメモ
リセルが接続される。ワード線は横方向に４分割してい
る。１本のワード線には１２８個のメモリセルが接続さ
れる。分割された１個のメモリサブアレーは５１２ワー
ドＸ２５６データ線対の１２８にビットである。読出し
回路（Ｒ）、書込み回路（ＷＡ）、プリチャージ回路（
ｐｃ）、センスアンプ（ＳＡ）は上下２個のメモリサブ
アレーで第５０図および第５３図のように共用するもの
とした。第５８図は第５７図のチップをＬＯＣ（Ｌｅａ
ｄ Ｏｎ Ｃｈｉｐ）パッケージにボンディングし
たところである。このボンディング方法は特開昭６１−
２４１９５９で開示されている。（ａ）は上から見た平
面図、（ｂ）は（ａ）の−点鎖線位置から見た断面図で
ある。ボンディング用ステムがポンディングパッド付近
以外のチップの大部分を上から押さえつけ、左右のステ
ム上の導体バタンからできるだけ短いワイヤでボンディ
ングする。パッケージのピンから入出力回路までの配線
長の和を非常に短くすることが出来るので、配線遅延時
間を低減できる。またインダクタンスも小さくなり、超
高速ＤＲＡＭに好適なパッケージである。さらにステム
上の導体パタンを多層配線構造にすれば、パッケージの
電源用ピンの数や位置に限定されずに電源用ポンディン
グパッドを増加できるのでさらに電源配線のインダクタ
ンスを低減できる。 第５９図は４ＭビットＥＣＬ ＤＲＡＭのビン構成で
ある。４ＭワードＸ１ビツト構成の場合アドレス入力は
２２本あるｅＡ（１〜Ａ□、はＸ系アドレスでワード線
の切り換え用とし、Ａ□２〜Ａ工、はＹ系アドレスでデ
ータ線の切り換え用とし、八〇。 〜Ａ２□はＺ系アドレスで第４７図で述べたようにメイ
ンアンプの切り換え用、すなわちスタティックカラム動
作を行うためのアドレス入力とする。 ＯＥはアウトプットイネーブル信号でその役割は第４７
図、第４８図の説明で述べた。ＲＥＦはリフレッシュ制
御信号で、これまでの実施例では述べなかったが、通常
のＡ０〜Ａ ｚ ｚを切り換えてのリフレッシュ動作で
なくチップ内部のアドレスカウンタから発生するアドレ
ス信号で自動リフレッシュを行うための制御信号である
。電源ピンとし路用に揺れの少ない電圧を供給するため
専用のピンＶＣＣＲ，負側Ｖ ＥＦ：Ｒを割り当てるこ
とが望ましい。 このＶ ＣＣＲ、Ｖ ＥＥＲを第２６図に述べた基準電
圧発生回路に供給すれば更に安定な電圧を発生できる。 【発明の効果１ 以上、本発明を用いればチップ内の大部分の回路を低振
幅で動作させ、ＭＣ）Ｓメモリセルはレベル変換回路で
高振幅に変換した信号で駆動するので、高速・低雑音・
低消費電力の半導体装置を実現できる１本発明の応用例
のひとつは超高速のＥＣＬインタフェースＢｉＣＭＯＳ
ＤＲＡＭである。その性能は例えば４Ｍビットでアクセ
ス時間５ｎｓ、サイクル時間Ｉｏｎｓである。この様な
超高速ＤＲＡＭではＸ系アドレスとＹ系アドレスを同一
ビンに多重化するのは実装技術上難しく、Ｘ系とＹ系を
別ピンとするアドレスノンマルチ方式（非アドレス多重
方式）が望ましい。しかしパッケージのビン数を減らし
実装密度を高めたい時には高速性がやや犠牲になるが通
常ＤＲＡＭと同様のアドレスマルチ方式（アドレス多重
方式）が好適である。この場合もＥＣＬインタフェース
であればＴＴＬに比べ信号間のタイミング調整が精密に
行えるのでチップ設計と実装設計の両面からより高速性
能を達成できる。これに対し４ＭビットをＣＭＯＳだけ
で造るとＥＣＬインタフェースは不可能でＴＴＬでアク
セス時間５０ｎｓ、サイクル時間１２０ｎｓ程度が限界
である。この様な超高速性能の由来はバイポーラ入・出
力回路と微細化ＣＭＯＳと高速アレー構成による。すな
わち入・出力回路をバイポーラカレントスイッチでつく
り、その出力をレベル変換せず直接ＣＭＯＳプリデコー
ダ、デコーダを動作させるので論理段数を低減できる。 またデコーダとレベル変換回路をカレントミラーで一体
化し入力の電圧変化を高感度に検出しワード線の高振幅
信号を発生する。更にメモリセルアレーはスタティック
ワードドライバ、データ線微小信号の直接センス、多分
割メモリセルアレー等、を用いる。これらによりＳＲＡ
Ｍ並みのアクセス時間を達成できる。この８１９２サイ
クル／ １６ ｍ ｓにする。従来のＣＭＯＳ ４Ｍ
ビットＤＲＡＭは１ｏ２４サイクル／ １６ ｍ ｓで
ある。ユーザからみたリフレッシュによる速度損失は雨
者でほぼ同じである。これはリフレッシュサイクル数が
８倍でもサイクル時間を一桁以上小さくできるので、４
Ｍビットリフレッシュ所要時間がほぼ等しくなるからで
ある。 このように超高速ＤＲＡＭでリフレッシュサイクル数を
多くする目的は、同時駆動ＣＭＯＳセンスアンプの数を
減らし、データ線充放電にともなう電源雑音や消費電流
の増加（サイクル時間に反比例）を抑えることにある。 リフレッシュサイクル数を８に〜１６にサイクルに増し
てもよい。またＥＣＬ仕様としては電源電圧、温度依存
性が小さイモトローラ社１００に仕様（ＶＥＥ＝−４，
５Ｖ使用）がよいが電源電圧、温度依存性がやや大きイ
モトローラ社１０に仕様（ＶＥＥ＝−５，２Ｖ使用）も
入出力回路用基準電圧発生回路を変更するだけで容易に
実現できる。このＩＯＫ仕様のときもチップ内は電源電
圧、温度依存性の小さい電圧で動作させることができる
。さらにＩＶＥＥＩがより小さい特殊な仕様の時も本発
明の回路構成はそのまま利用できる。バイポーラトラン
ジスタ使用の利点は入出力回路や読出し回路の高速化の
他に、内部電圧発生回路の高精度化がある。周知のよう
にバイポーラのＶＢＥはばらつきが小さいので高精度な
内部電圧を発生できる。特にバンドギャップジェネレー
タを用いると電源電圧、温度依存性がほとんどゼロの電
圧を発生することができる。 もちろん本発明と微細Ｂｉ”ＣＭＯＳデバイスとを組合
せれば、ＥＣＬインタフェースばかりでなく、ＴＴＬイ
ンタフェースのＢｉＣＭＯＳＤＲＡＭ＋）Ｍ！ｌ計でき
る。 また本発明で述べられたデコーダ、ワードドライバやメ
モリセルアレ一方式と微細ＣＭＯＳデバイスとを組合せ
ると、バイポーラトランジスタを使わない場合にもかな
り高速のＴＴＬインタフェースＤＲＡＭを実現できる。 この場合チップ内の定電圧発生回路としては、例えばア
イ・イー・イー・ジャーナル・オフ・ソリッド−ステー
ト・サーキッツの１９８８年１０月号１１２８頁〜１１
３２頁（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
−５ｔａｔｅ Ｃ４ｒｃｕｉｔｓ。 Ｖｏｌ、２３．Ｎｏ、５，０ｃｔｏｂｅｒ １９８８．
ｐｐ、１１２８−１１３２）に記載された回路を用いれ
ばよい。
第１図は本発明の基本実施例を示す図、第２図はＥＣＬ
／ＴＴＬの電源電圧印加を示す図、第３図はチップ内部
信号電圧の電源電圧依存性の２つの設定法を示す図、第
４図は本発明の内部回路の第１の実施例を示す図、第５
図は第４図の動作を説明する図、第６図は第４図Ｅの他
の実施例を示す図、第７図は第６図の動作を説明する図
、第８図は第４図Ｅの他の実施例を示す図、第９図は第
８図の動作を説明する図、第１０図は第４図Ｅの他の実
施例を示す図、第１１図は本発明の内部回路の第２の実
施例を示す図、第１２図は第１１図の動作を説明する図
、第１３図は従来のＣＭＯＳ多段インバータを示す図、
第１４図は本発明の内部回路の第３の実施例を示す図、
第１５図は第１４図の動作を説明する図、第１６図は第
１１図及び第１４図を多入力とした実施例を示す図、第
１７図は第１１図におけるカレントミラー回路をバイポ
ーラで構成した実施例を示す図、第１８図は第４図０の
他の構成を示す図、第１９図は第１図Ｅのかわりにプリ
デコーダＰＤとデコーダＤＥＣを用いる場合を説明する
図、第２０図は第１９図を具体的に構成した実施例を示
す図、第２１図は半導体記憶装置のブロック図、第２２
図、第２３図はＤＲＡＭの内部電圧と外部電源電圧の関
係の２つの設定法を示す図、第２４図、第２５図、第２
６図は内部電圧発生回路の具体的構成例、第２７図は第
２６図回路の発生電圧の電源電圧依存性、第２８図は本
発明を用いてＤＲＡＭを構成した実施例、第２９図は第
２８図の読出し、書込み動作を説明する図、第３０図は
ＤＲＡＭのデコーダとドライバの構成を示す図、第３１
図は第３０図の動作を説明する図、第３２図はＤＲＡＭ
のデコーダとドライバの他の構成を示す図、第３３図は
第３２図の動作を説明する図、第３４図はＤＲＡＭのデ
コーダとドライバの他の構成を示す図、第３５図は第３
４図の動作を説明する図、第３６図はＤＲＡＭのデコー
ダとドライバの他の構成を示す図、第３７図はＥＣＬイ
ンタフェースのアドレスバッファを示す図、第３８図は
第３７図の動作を説明する図、第３９図はＥＣＬインタ
フェースの他のアドレスバッファを示す図、第４０図は
第３９図のレベル変換を説明する図、第４１図は第３９
図の動作を説明する図、第４２図はＥＣＬインタフェー
スの他のアドレスバッファを示す図、第４３図はアドレ
ス人カバソファ制御信号を発生するためのＥＣＬインタ
フェースのＣＥ人カバソファの構成図、第４４図は第４
３図の動作を説明する図、第４５図はＴＴＬインタフェ
ースのアドレスバッファを示す図、第４６図は第４５図
の動作を説明する図、第４７図は出力回路を示す図、第
４８図は第４７図の動作を説明する図、第４９図はＴＴ
Ｌインタフェースの出力回路を示す図、第５０図はＤＲ
ＡＭのセンスアンプ、書込み回路、プリチャージ回路を
２サブアレーで共用した回路図、第５１図は第５０図の
動作を説明する図、第５２図はＤＲＡＭのセンスアンプ
、読出し回路、書込み回路、プリチャージ回路を２サブ
アレーで共用した回路図、第５３図は第５０図回路のチ
ップ配置図、第５４図は第５０図回路の別のチップ配置
図、第５５図、第５６図はＹデコーダ・ドライバの実施
例、第５７図はＤＲＡＭの全体チップ配置図例、第５８
図は第５７図チップをボンディングしたところ、第５９
図は４ＭビットＤＲＡＭのピン構成図である。 符号の説明 Ｌ工、Ｌ２・・・電圧変換回路、 Ｅ・・・デコーダ回路、工・・・レベル変換回路○・・
・駆動回路 ＰＤ・・・プリデコーダ ＤＥＣ・・・デコーダ Ｖｃｃ・・・外部印加圧側電源電圧 ＶＥＥ・・・外部印加負側電源電圧 Ｖａｔ ｔ Ｖｅｘ ｓ ＶＥＬ ｔ ＶＥ、 ’−・
内部発生電圧ＶＲ・・・ＥＣＬ入力カレントスイッチ参
照電圧ＶＣＳ・・・Ｅ〜、ＣＬカレントスイッチ電流源
制御電圧ＶＬ・・・メモリ周辺回路用電圧 Ｖ Ｃ□ｔ Ｖｃｚ ｆ ＶＥｘ ｔ ＶＥ２等の総称
Ｗ ・・・ワード線 ＹＳ・・・列選択信号線 第１閲 た り、、ｔよ：（友変求８路 Ｖεと ＶＥｔ− 第３図 り Ｃ’Ａ） （ｃ） （ｔ） ＶｃｃＣｋ） Ｗｅｂ（つ 第 乙 躬 第≠躬 第１ メＱ７ｍ−ＬＩＶ、 ｙ１１Ｍ’−’ｒｌ。 γと）、−２，ＩＶ りろ会 第ヲ図 第 ７７≦ａ （えっ （ｂ） 第 ７２ 図 入−１陽ｆ石） 第２６目 （ｈ） 第７７図 躬ノ４目 第７タ図 りｂ鉦 第７，５′目 （え少 （Ｖ ４１霧４！ル巧旺（Ｖ） ：ｉ霧４１王１／ｒｇ（す （り 第２４．区 （ｂ］ ζり 第２夕図 ＣＡ） Ｖｓｒ（汐 ν’ＥＥ こンノ 第２プ図 第３０目 第３２図 第３７１ 鷺 ）の 第 ４θ目 ｈ１シーｆ、Ｗ、 Ｖｃｙｌｌ−３ρｙ＊４に第４１２ Ｖｇ１！ｍ−＋、ｒｙ、ｋｙ−−ｙ、ｏｙｔｒ４４≧ト
第４３国 第４４図 第４夕図 ＄４Ｚ図 ＶＣ７ｘ７−ｔｒつＩｎ 第σ目 Ｖｉｌ！ｗ−ａ、ｔ６桧ｔｚ−Ｊ〆Ｑカ合第５７羽 ）２Δバ 詮ｔ、 Ｖｉａ外ｉｐ 第タフ図
／ＴＴＬの電源電圧印加を示す図、第３図はチップ内部
信号電圧の電源電圧依存性の２つの設定法を示す図、第
４図は本発明の内部回路の第１の実施例を示す図、第５
図は第４図の動作を説明する図、第６図は第４図Ｅの他
の実施例を示す図、第７図は第６図の動作を説明する図
、第８図は第４図Ｅの他の実施例を示す図、第９図は第
８図の動作を説明する図、第１０図は第４図Ｅの他の実
施例を示す図、第１１図は本発明の内部回路の第２の実
施例を示す図、第１２図は第１１図の動作を説明する図
、第１３図は従来のＣＭＯＳ多段インバータを示す図、
第１４図は本発明の内部回路の第３の実施例を示す図、
第１５図は第１４図の動作を説明する図、第１６図は第
１１図及び第１４図を多入力とした実施例を示す図、第
１７図は第１１図におけるカレントミラー回路をバイポ
ーラで構成した実施例を示す図、第１８図は第４図０の
他の構成を示す図、第１９図は第１図Ｅのかわりにプリ
デコーダＰＤとデコーダＤＥＣを用いる場合を説明する
図、第２０図は第１９図を具体的に構成した実施例を示
す図、第２１図は半導体記憶装置のブロック図、第２２
図、第２３図はＤＲＡＭの内部電圧と外部電源電圧の関
係の２つの設定法を示す図、第２４図、第２５図、第２
６図は内部電圧発生回路の具体的構成例、第２７図は第
２６図回路の発生電圧の電源電圧依存性、第２８図は本
発明を用いてＤＲＡＭを構成した実施例、第２９図は第
２８図の読出し、書込み動作を説明する図、第３０図は
ＤＲＡＭのデコーダとドライバの構成を示す図、第３１
図は第３０図の動作を説明する図、第３２図はＤＲＡＭ
のデコーダとドライバの他の構成を示す図、第３３図は
第３２図の動作を説明する図、第３４図はＤＲＡＭのデ
コーダとドライバの他の構成を示す図、第３５図は第３
４図の動作を説明する図、第３６図はＤＲＡＭのデコー
ダとドライバの他の構成を示す図、第３７図はＥＣＬイ
ンタフェースのアドレスバッファを示す図、第３８図は
第３７図の動作を説明する図、第３９図はＥＣＬインタ
フェースの他のアドレスバッファを示す図、第４０図は
第３９図のレベル変換を説明する図、第４１図は第３９
図の動作を説明する図、第４２図はＥＣＬインタフェー
スの他のアドレスバッファを示す図、第４３図はアドレ
ス人カバソファ制御信号を発生するためのＥＣＬインタ
フェースのＣＥ人カバソファの構成図、第４４図は第４
３図の動作を説明する図、第４５図はＴＴＬインタフェ
ースのアドレスバッファを示す図、第４６図は第４５図
の動作を説明する図、第４７図は出力回路を示す図、第
４８図は第４７図の動作を説明する図、第４９図はＴＴ
Ｌインタフェースの出力回路を示す図、第５０図はＤＲ
ＡＭのセンスアンプ、書込み回路、プリチャージ回路を
２サブアレーで共用した回路図、第５１図は第５０図の
動作を説明する図、第５２図はＤＲＡＭのセンスアンプ
、読出し回路、書込み回路、プリチャージ回路を２サブ
アレーで共用した回路図、第５３図は第５０図回路のチ
ップ配置図、第５４図は第５０図回路の別のチップ配置
図、第５５図、第５６図はＹデコーダ・ドライバの実施
例、第５７図はＤＲＡＭの全体チップ配置図例、第５８
図は第５７図チップをボンディングしたところ、第５９
図は４ＭビットＤＲＡＭのピン構成図である。 符号の説明 Ｌ工、Ｌ２・・・電圧変換回路、 Ｅ・・・デコーダ回路、工・・・レベル変換回路○・・
・駆動回路 ＰＤ・・・プリデコーダ ＤＥＣ・・・デコーダ Ｖｃｃ・・・外部印加圧側電源電圧 ＶＥＥ・・・外部印加負側電源電圧 Ｖａｔ ｔ Ｖｅｘ ｓ ＶＥＬ ｔ ＶＥ、 ’−・
内部発生電圧ＶＲ・・・ＥＣＬ入力カレントスイッチ参
照電圧ＶＣＳ・・・Ｅ〜、ＣＬカレントスイッチ電流源
制御電圧ＶＬ・・・メモリ周辺回路用電圧 Ｖ Ｃ□ｔ Ｖｃｚ ｆ ＶＥｘ ｔ ＶＥ２等の総称
Ｗ ・・・ワード線 ＹＳ・・・列選択信号線 第１閲 た り、、ｔよ：（友変求８路 Ｖεと ＶＥｔ− 第３図 り Ｃ’Ａ） （ｃ） （ｔ） ＶｃｃＣｋ） Ｗｅｂ（つ 第 乙 躬 第≠躬 第１ メＱ７ｍ−ＬＩＶ、 ｙ１１Ｍ’−’ｒｌ。 γと）、−２，ＩＶ りろ会 第ヲ図 第 ７７≦ａ （えっ （ｂ） 第 ７２ 図 入−１陽ｆ石） 第２６目 （ｈ） 第７７図 躬ノ４目 第７タ図 りｂ鉦 第７，５′目 （え少 （Ｖ ４１霧４！ル巧旺（Ｖ） ：ｉ霧４１王１／ｒｇ（す （り 第２４．区 （ｂ］ ζり 第２夕図 ＣＡ） Ｖｓｒ（汐 ν’ＥＥ こンノ 第２プ図 第３０目 第３２図 第３７１ 鷺 ）の 第 ４θ目 ｈ１シーｆ、Ｗ、 Ｖｃｙｌｌ−３ρｙ＊４に第４１２ Ｖｇ１！ｍ−＋、ｒｙ、ｋｙ−−ｙ、ｏｙｔｒ４４≧ト
第４３国 第４４図 第４夕図 ＄４Ｚ図 ＶＣ７ｘ７−ｔｒつＩｎ 第σ目 Ｖｉｌ！ｗ−ａ、ｔ６桧ｔｚ−Ｊ〆Ｑカ合第５７羽 ）２Δバ 詮ｔ、 Ｖｉａ外ｉｐ 第タフ図
Claims (1)
- 【特許請求の範囲】 １、第１の論理振幅で動作する論理回路と、第１の論理
振幅から第２の論理振幅への変換を行う回路と、第２の
論理振幅で負荷を駆動する回路とで構成された半導体装
置において、上記第１の論理振幅を上記第２の論理振幅
より小さく設定したことを特徴とする半導体装置。 ２、同一導電形の第１と第２の電界効果形トランジスタ
の各トランジスタのソースが第１の電源に接続され、第
１のトランジスタのゲートとドレイン及び第２のトラン
ジスタのゲートとが共通に接続された端子と第２の電源
との間に第１の入力信号によって開閉する第１のスイッ
チが設けられ、第２のトランジスタのドレインが出力端
子と接続されこの出力端子と第２の電源との間に第２の
入力信号によって開閉する第２のスイッチが設けられた
ことを特徴とする半導体装置。 ３、特許請求の範囲第２項記載の第１と第２の入力信号
の信号振幅を出力信号の振幅よりも小さく設定すること
を特徴とする特許請求の範囲第２項記載の半導体装置。 ４、複数の同一導電形の電界効果形トランジスタの各ゲ
ートが各々異なった入力端子と接続され、各ソースは共
に特許請求の範囲第２項記載の第２の電源と接続され、
各ドレインは共通に特許請求の範囲第２項記載の第１の
入力端子に接続され、この特許請求の範囲第２項記載の
出力端子に相補形電界効果形トランジスタ或いは相補形
電界効果形トランジスタとバイポーラトランジスタで構
成されかつ上記第１と第２の電源を用いるインバータが
接続された半導体装置において、上記複数の同一導電形
の電界効果形トランジスタの各ゲートに接続される入力
端子に加えられる入力信号の信号振幅が上記インバータ
の出力端子に発生する信号振幅よりも小さいことを特徴
とする半導体装置。 ５．特許請求の範囲第２項又は第３項又は第４項記載の
半導体装置において、該低振幅の入力信号をバイポーラ
トランジスタを用いたエミッタ結合形カレントスイッチ
回路によって発生させたことを特徴とする半導体装置。 ６、特許請求の範囲第２項又は第３項又は第４項又は第
５項記載の半導体装置において出力端子に電界効果形ト
ランジスタを用いたメモリセルを接続したことを特徴と
する半導体装置。 ７、特許請求の範囲第１項〜第６項のいずれかに記載の
半導体装置において、該低振幅信号と該高振幅信号の電
位は、半導体装置の高印加電源電圧を基準に低印加電源
電圧の変化に対してほぼ不変としたことを特徴とする半
導体装置。 ８、特許請求の範囲第１項〜第６項のいずれかに記載の
半導体装置において、該低振幅信号と該高振幅信号の電
位は、半導体装置の低印加電源電圧を基準に該低印加電
源電圧の変化に追従して変化させることを特徴とする半
導体装置。 ９、複数のＭＯＳメモリセルから成るメモリセルアレー
をデータ線を分割するように複数のサブアレーに分割し
、該サブアレー内の複数のメモリセルが接続された各デ
ータ線対毎に設けられた、データ線対信号をゲート入力
とし読出し用共通データ線対を出力とする読出し用ＭＯ
Ｓ差動回路と、書込み共通データ線対からデータ線対へ
の書込みデータ転送回路と、メモリセルへの再書込みの
ためデータ線対信号を差動増幅するＣＭＯＳセンスアン
プと、データ線プリチャージ回路とを有する半導体記憶
装置において、該読出し用ＭＯＳ差動回路、該書込みデ
ータ転送回路、該ＣＭＯＳセンスアンプと該データ線プ
リチャージ回路のうち少なくとも１つは２つのサブアレ
ーで共用し、これらの回路と該２サブアレーのデータ線
との間に２組のスイッチを設け、読出しまたは書込み動
作時はこのスイッチによソー方のサブアレーと接続、他
方のサブアレーと非接続することを特徴とする半導体記
憶装置。 １０、特許請求の範囲第９項記載の半導体記憶装置にお
いて、そのメモリセルがＭＯＳトランジスタと蓄積容量
からなるダイナミック形メモリセルであることを特徴と
する半導体記憶装置。 １１、複数のＭＯＳダイナミック型メモリセルから成る
メモリセルアレーをデータ線を分割するように複数のサ
ブアレーに分割し、該サブアレー内の複数のメモリセル
が接続された各データ線対毎に設けられた、データ線対
信号をゲート入力とし読出し用共通データ線対を出力と
する読出し用ＭＯＳ差動回路と、書込み共通データ線対
からデータ線対への書込みデータ転送回路と、メモリセ
ルへの再書込みのためデータ線対信号を差動増幅するＣ
ＭＯＳセンスアンプと、データ線プリチャージ回路とを
有する半導体記憶装置において、該読出し用ＭＯＳ差動
回路が、該ＣＭＯＳセンスアンプの動作前に該メモリセ
ルからデータ線対へ読出された信号電圧差を検出し後段
回路に送る読出し方式とし、読出し用ＭＯＳ差動回路と
書込みデータ転送回路選択のための列選択信号線とデー
タ線とを異なる配線層とし、かつ両者を別の導電層で遮
蔽することを特徴とする半導体記憶装置。 １２、特許請求の範囲第１１項記載の半導体記憶装置に
おいて該遮蔽用導電層がダイナミック型メモリセルの蓄
積容量の共通電極用プレートそうであることを特徴とす
る半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066128A JPH02246516A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
| KR1019900003653A KR0149500B1 (ko) | 1989-03-20 | 1990-03-19 | 저전압동작 반도체집적회로 |
| US07/496,238 US4984202A (en) | 1989-03-20 | 1990-03-20 | Low voltage-operated semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066128A JPH02246516A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8322798A Division JP3257504B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246516A true JPH02246516A (ja) | 1990-10-02 |
Family
ID=13306927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066128A Pending JPH02246516A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4984202A (ja) |
| JP (1) | JPH02246516A (ja) |
| KR (1) | KR0149500B1 (ja) |
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