JPH0448819A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路に関し、特に、ＢｉＣＭＯ８
技術を応用可能な同期式半導体集積回路に関する。

［従来の技術］ 従来より、内部同期信号により入力および出力信号が制
御される同期式半導体集積回路が開発されている。また
他方では、高速動作が可能でかつ消費電力が少ない半導
体集積回路を得るために、バイポーラトランジスタとＭ
ＯＳＦＥＴとを同一チップ上に集積化する複合集積化技
術が開発されている。この複合集積化技術をＢｊＣＭＯ
３技術と呼ぶ。

同期式半導体集積回路の一例として、第９図にセルフタ
イム−ランダムアクセスメモリ（以下、ＳＴＲＡＭと呼
ぶ）が示される。このＳＴＲＡＭは、たとえば特開昭５
９−１２４０７５号や特開昭６３−１７５２８６号に開
示されている。

ＳＴＲＡＭは、入力および出力信号がクロック信号によ
り制御される同期式ＲＡＭであり、書込動作がクロック
信号により起動され、書込パルスが内部で自動的に生成
される点で、一般によく使用される非同期式ＲＡＭとは
異なる。

実際のメモリシステムではアドレスなどの入力信号にス
キューが発生するので、誤動作を防止するためにサイク
ルタイムを長くする必要がある。

これに対して、ＳＴＲＡＭでは、入力および出力信号が
データ保持回路に保持され、入力および出力動作がクロ
ック信号により制御されるので、入力信号にスキューが
生じてもシステムレベルでの信号のスキニーの問題を考
慮する必要がない。

第９図において、ＳＴＲＡＭは、外部から与えられるア
ドレス信号ＡＤＤ、入力データＤＩＮ。

ライトイネーブル信号ＷＥおよびチップセレクト信号Ｃ
８を一時的に保持する入力データ保持回路１と、マルチ
プレクサ２からの出力データを一時的に保持する出力デ
ータ保持回路３とを備える。

また、ＳＴＲＡＭは、内部クロック発生回路４および書
込パルス発生回路５を備える。内部クロック発生回路４
は、外部クロック信号ＣＬＫＯを受け、入力データ保持
回路１および出力データ保持回路３におけるデータの取
込および保持を制御する内部クロック信号ＣＬＫＩを発
生する。書込パルス発生回路５は、内部クロック信号Ｃ
ＬＫｉ、ライトイネーブル信号ＷＥおよびチップセレク
ト信号Ｃ８に応答して所定の書込パルスを所定のタイミ
ングで発生する。

入力データ保持回路１に保持されたアドレス信号ＡＤＤ
は内部クロック信号ＣＬＫＩに応答して所定のタイミン
グで行デコーダ６ａおよび列デコーダ６ｂに与えられる
。メモリセルアレイ７は複数行および複数列にマトリク
ス状に配置された複数のメモリセルを含む。行デコーダ
６ａおよび列デコーダ６ｂはアドレス信号に応答してメ
モリセルアレイ７内のメモリセルを選択する。入力デー
タ保持回路１に保持された入力データＤＩＮは内部クロ
ック信号ＣＬＫＩに応答してセンスアンプ・書込ドライ
バ８およびマルチプレクサ２に与えられる。書込時には
、書込パルス発生回路５からの書込パルスに応答して、
センスアンプ・書込ドライバ８が制御され、選択された
メモリセルにデータの書込が行なわれる。読出時には、
書込パルス発生回路５からの書込パルスに応答してセン
スアンプ・書込ドライバ８が制御され、選択されたメモ
リセルからデータが読出される。センスアンプにより増
幅されたデータはマルチプレクサ２を介して出力データ
保持回路３に与えられる。出力データ保持回路３はデー
タを一時的に保持し、内部クロック信号ＣＬＫＩに応答
してそのデータを出力データＤＯＵＴとして外部に出力
する。

複数のＳＴＲＡＭを用いてシステムを構成した場合、ア
ドレス信号などの入力信号にスキューがあっても、外部
クロック信号に応答して複数のＳＴＲＡＭへのデータの
取込が同時に行なわれる。

したがって、データが出力されるタイミングのばらつき
を、単体のＲＡＭ自体のアクセスタイムのばらつきまで
抑えることが可能となる。このように、ＳＴＲＡＭを用
いれば、システムのサイクルタイムを各ＳＴＲＡＭに与
えられ入力信号のスキューを考慮せずに設定することが
できるので、同じアクセスタイムを有する非同期式ＲＡ
Ｍを用いた場合よりもシステムのサイクルタイムを縮め
ることができる。

このようなＳＴＲＡＭにＢｉＣＭＯ８技術を応用するこ
とが考えられる。この場合、入出力回路にバイポーラ回
路を使用し、メモリセルおよびその周辺回路にＣＭＯ８
回路を使用する。これにより、バイポーラ技術のみでは
実現が困難であるＥＣＬ（エミッタ結合論理）インタフ
ェイスを有する大容量のＳＴＲＡＭを実現することがで
きる。

第１０図は、ＥＣＬインタフェイスを有するＳＴＲＡＭ
にＢｉＣＭＯ８技術を応用した場合のＥＣＬ人カバッフ
ァ回路からデコーダまでの構成の一例を示す図である。

ＥＣＬ人カバッファ回路１０ａは、ＥＣＬレベルの入力
信号Ｖｉｎを受け、ＥＣＬレベルの相補な出力信号ａ、
　　ａをａカする。レベル変換回路２０は、ＥＣＬレベ
ルの相補な８力信号ａ、　　ａを受け、ＭＯＳレベルの
相補な出力信号す、玉を出方する。通常、レベル変換回
路２０の負荷駆動能力は小さいので、レベル変換回路２
０の出力側にはドライバ回路３０が接続される。ドライ
バ回路３０は、ＭＯＳレベルの出力信号す、ｂを受け、
相補な出力信号Ｃ，Ｃを出力し、大きな負荷を有するデ
コーダ４０を駆動する。なお、デコーダ４０には、複数
のＥＣＬ人カバッファ回路からの信号が与えられるが、
第１０図には１組のＥＣＬ人力バッファ回路１０ａルベ
ル変換回路２０およびドライバ回路３０のみが示される
。

ＥＣＬ人カバッファ回路１０ａは、バイポーラトランジ
スタ１０１〜１０３，１０５，１０６゜１１３〜１１６
、抵抗２０１．２０２および定電流源９０１〜９０４を
含む。トランジスタ１０１および定電流源９０１が入力
部を構成する。トランジスタ１０１のベースはＥＣＬレ
ベルの入力信号Ｖｉｎを受け、コレクタは接地電圧Ｖｃ
ｃを受ける接地端子１１に接続され、エミッタは負電圧
ｖＥＩ！を受ける電源端子１２に定電流源９０１を介し
て接続されている。

トランジスタ１０２．１０３が入力用カレントスイッチ
を構成する。トランジスタ１０２のベースはトランジス
タ１０１のエミッタに接続され、コレクタは抵抗２０１
を介して接地端子１１に接続されている。トランジスタ
１０３０ベースは基準電圧ＶＢＢを受け、コレクタは抵
抗２０２を介して接地端子１１に接続されている。トラ
ンジスタ１０２，１０３のエミッタはトランジスタ１１
３のコレクタに共通に接続されている。トランジスタ１
１３のベースはクロック信号ＣＬＫを受け、エミッタは
定電流源９０２を介して電源端子１２に接続されている
。

トランジスタ１０５．１０６および定電流源９０３．９
０４が出力部を構成する。トランジスタ１０５のベース
はトランジスタ１０２のコレクタに接続され、コレクタ
は接地端子１１に接続され、エミッタは定電流源９０３
を介して電源端子１２に接続されている。トランジスタ
１０６のベースはトランジスタ１０３のコレクタに接続
され、コレクタは接地端子１１に接続され、エミッタは
定電流源９０４を介して電源端子１２に接続されている
。

トランジスタ１１４，１１５がデータ保持用カレントス
イッチを構成する。トランジスタ１１４のベースはトラ
ンジスタ１０５のエミッタに接続され、コレクタはトラ
ンジスタ１０３のコレクタに接続されている。トランジ
スタ１１５のベースはトランジスタ１０６のエミッタに
接続され、コレクタはトランジスタ１０２のコレクタに
接続されている。トランジスタ１１４，１１５のエミッ
タはトランジスタ１１６のコレクタに共通に接続されて
いる。トランジスタ１１６のベースはクロック信号ＣＬ
Ｋを受け、エミッタは定電流源９０２に接続されている
。

トランジスタ１０５，１０６のエミッタから相補な出力
信号８１丁が取出される。

なお、クロック信号ＣＬＫ、ＣＬＫは相補な信号であり
、内部クロック発生回路から発生される。

通常、接地電圧ＶｃｃはＯＶに設定され、負電圧ＶＥＥ
は−４，５ｖまたは−５，２Ｖに設定される。ＥＣＬレ
ベルの入力信号Ｖｉｎの“Ｈ”　レベルは通常−〇、９
ｖであり、“Ｌ″レベル通常−１，７ｖである。基準電
圧ＶＢＢはトランジスタ１０２のベース電圧の“Ｈ”レ
ベルと“Ｌ”レベルとの中間電圧となるように設定され
ている。

次に、第１０図のＥＣＬ人カバッファ回路の動作を説明
する。

クロック信号ＣＬＫか“Ｌ”レベルでありかつクロック
信号ＣＬＫが“Ｈ”レベルである場合、トランジスタ１
１３がオンし、トランジスタ１１６がオフする。これに
より、トランジスタ１０２゜１０３から構成される入力
用カレントスイッチか動作し、トランジスタ１１４，１
１５から構成されるデータ保持用カレントスイッチは動
作しない。

この場合、入力信号Ｖｉｎか“Ｈ”　レベルであれば、
トランジスタ１０２がオンし、トランジスタ１０３がオ
フする。それにより、トランジスタ１０５のベース電圧
は“Ｌ”レベルとなり、トランジスタ１０６のベース電
圧は“Ｈ”レベルとなる。その結果、出力信号ａ　（Ｏ
Ｒ出力）は“ｄ”レベルになり、ａ力信号ａ　（ＮＯＲ
出力）は“Ｌ”レベルになる。

逆に、入力信号Ｖｊｎが“Ｌ”レベルであれば、トラン
ジスタ１０２がオフし、トランジスタ１０３がオンする
。それにより、トランジスタ１０５のベース電圧は“Ｈ
”レベルになり、トランジスタ１０６のベース電圧は“
Ｌ”レベルになる。その結果、出力信号ａは“Ｌ”レベ
ルになり、出力信号丁は“Ｈ”レベルになる。

クロック信号ＣＬＫが“Ｈ”レベルでありかつクロック
信号ＣＬＫが“Ｌ”レベルである場合には、トランジス
タ１１３がオフし、トランジスタ１１６がオンする。そ
れにより、トランジスタ１０２．１０３から構成される
入力用カレントスイッチは動作せず、トランジスタ１１
４．１１５から構成されるデータ保持用カレントスイッ
チが動作する。その結果、入力信号Ｖｉｎの状態にかか
わらず、出力信号ａ、　　ａの状態が保持される。

このように、第１０図に示されるＥＣＬ人カバッファ回
路１０ａは、入力信号Ｖｉｎに従って出力信号ａ、　　
ａを出力する状態と入力信号Ｖｉｎにかかわらず出力信
号ａ、ａを保持する状態とに、クロック信号ＣＬＫ、Ｃ
ＬＫに応答して選択的に切換えられるデータ保持回路を
有している。

第１１図は、ＥＣＬインタフェイスを有するＳＴＲＡＭ
にＢｉＣＭＯ８技術を応用した場合のＥＣＬ人カバカ８
フフフ 他の例を示す図である。

第１１図に示されるＥＣＬ人カバッファ回路１ｏｂが第
１ＣＩに示されるＥＣＬ人カバツファ回路１０ａと異な
るのは、トランジスタ１１４〜１１６からなるデータ保
持回路が設けられていない点である。そのため、ＥＣＬ
人カバッファ回路１０ｂは、入力信号ｖｉｎに従って相
補な出力信号ａ，　　ａを導出する。レベル変換回路２
０とドライバ回路３０との間にはＣＭＯＳデータ保持回
路５０が接続されている。

Ｃ　Ｍ　Ｏ　Ｓ　チー　タ保持回路５０は、ＮＭｏ５ト
ランジスタ３１３，３１４、ＰＭＯＳトランジスタ４１
５、４１６およびインバータ２３から構成されるＣＭＯ
８）ランスファゲートと、クロスカップルされたインバ
ータ２１．２２とを含む。ＣＭＯ８）ランスファゲート
は、レベル変換回路２０の出力信号す，　　ｂを受け、
クロック信号ＣＬＫにより制御される。クロスカップル
されたインバータ２１．２２の出力信号ｄ，　　ｄはド
ライバ回路３０に与えられる。

なお、クロック信号ＣＬＫは内部クロック発生回路から
発生される。

クロック信号ＣＬＫが“Ｈ”レベルであると、レベル変
換回路２０の出力信号−ｂ，ｂはＣＭＯ　Ｓトランスフ
ァゲートを介してクロスカップルされたインバータ２１
．２２に伝えられる。したがって、ＣＭＯＳデータ保持
回路５０の出力信号ｄ。

ｄは、入力信号Ｖｉｎに従って変化する。

クロック信号ＣＬＫが“Ｌルベルであると、レベル変換
回路２０の出力信号す，　　ｂはクロスカップルされた
インバータ２１．２２に伝達されない。したがって、Ｃ
ＭＯＳデータ保持回路５０の出力信号ｄ，　　ｄの状態
は、入力信号Ｖｉｎの状態にかかわらず保持される。ド
ライバ回路３０は、出力信号ｄ，　　ｄを受けて出力信
号Ｃ１τを出力し、大きな負荷を有するデコーダ４０を
駆動する。

なお、インバータ２１．２２の各々は、第１２図に示さ
れるように、接地端子１１と電源端子１２との間に接続
されたＰＭＯＳ）ランジスタ４１７およびＮＭＯＳ）ラ
ンジスタ３１５からなる。

レベル変換回路２０としてはたとえば第１３図、第１４
図および第１５図に示すような回路が提案されている。

第１３図のレベル変換回路は、特開昭６０−１３２４１
６号公報、特開昭６２−１２３８２５号公報等に示され
ている。

第１３図のレベル変換回路は、接地端子１１と電源端子
１２との間に接続された第１および第２のカレントミラ
ー回路からなる。第１のカレントミラー回路は、ＰＭＯ
Ｓ）ランジスタ４１８．４１９およびＮＭＯＳ）ランジ
スタ３１６．３１７を含む。第２のカレントミラー回路
は、ＰＭＯＳトランジスタ４２０．４２１およびＮＭＯ
Ｓ）ランジスタ３１８，３１９を含む。トランジスタ４
１９、４２０のゲートにはＥＣＬ人カバカ８フフフ ４２１のゲートには出力信号ｉが与えられる。トランジ
スタ４２１とトランジスタ３１９との接続点からＭＯＳ
レベルの出力信号すが取出され、トランジスタ４１９と
トランジスタ３１７との接続点からＭＯＳレベルの出力
信号すが取出される。

出力信号す、ｂの“Ｈ”レベルは接地電圧ＶｃＣであり
、“Ｌ”レベルは負電圧ｖＥＥである。

例えば、出力信号ａがＨ”レベルとなりかつ出力信号ｉ
が“Ｌ”レベルになると、トランジスタ４１８，４２１
がオンし、トランジスタ４１９゜４２０がオフする。そ
れにより、トランジスタ３１７がオンし、トランジスタ
３１９がオフする◇したがって、出力信号すは“Ｈ”レ
ベル（接地電圧ｖｃｃ）となり、出力信号下は“Ｌ”レ
ベル（負電圧ｖ、２）となる。

第１４図のレベル変換回路は、１．Ｆｕｋｕｓｈｉ　　
ｅｔ、　　ａｌ、　　：　　Ａ　　２５６Ｋｂｉｔ　　
ＥＣＬＲＡＭ　　ｗｉｔｈ　　ｒｅｄｕｎｄａｎｃｙ１
９８８　　ｌ５ＳＣＣ，ｐｐ、１３４−１３５（Ｆ　ｅ
　ｂ、　　１９８８）に示されている。

第１４図のレベル変換回路は、ＰＭＯ８）ランジスタ４
０５〜４０８、ＮＭＯＳトランジスタ３０３〜３０６お
よびバイポーラトランジスタ１０９．１１０を含む。接
地端子１１と電源端子１２との間にトランジスタ４０５
，４０６が直列に接続される。また、接地端子１１と電
源端子１２との間にトランジスタ４０７，４０８が直列
に接続される。

ＥＣＬ人カバカ８フフフ ジスタ４０６，４０７のゲートに与えられ、出力信号ｉ
はトランジスタ４０５．４０８のゲートに与えられる。

トランジスタ４０５とトランジスタ４０６との接続点は
トランジスタ１０９のベースに接続され、かつトランジ
スタ３０３を介して電源端子１２に接続される。トラン
ジスタ４０７とトランジスタ４０８との接続点はトラン
ジスタ１１０のベースに接続され、かつトランジスタ３
０６を介して電源端子１２に接続される。

トランジスタ１０９のコレクタは接地端子１１に接続さ
れ、エミッタはトランジスタ３０４を介して電源端子１
２に接続される。トランジスタ１１０のコレクタは接地
端子１１に接続され、エミッタはトランジスタ３０５を
介して電源端子１２に接続される。また、トランジスタ
１０９のエミッタはトランジスタ３０５．３０６のゲー
トに接続され、トランジスタ１１０のエミッタはトラン
ジスタ３０３，３０４のゲートに接続される。トランジ
スタ１０９のエミッタから出力信号すが取出され、トラ
ンジスタ１１０のエミッタから出力信号すが取出される
。

出力信号ａが“Ｈ”　レベルとなりかつ出力信号ｉが“
Ｌ”レベルになると、トランジスタ４０５。

４０８がオンし、トランジスタ４０６．４０７がオフす
る。それにより、トランジスタ１０９はオンし始め、ト
ランジスタ１１０はオフし始める。

すると、トランジスタ１０９のエミッタは急速に充電さ
れて、トランジスタ３０５．３０６のゲート電圧が立上
り、それらのトランジスタがオンする。このため、トラ
ンジスタ１１０およびトランジスタ３０３，３０４がオ
フする。

シタ力って、出力信号すは“Ｈ”レベル（接地電圧Ｖｃ
ｃ　　Ｖｒ）になり、出力信号すは“Ｌ”レベル（負電
圧ｖ０。）になる。

ここで、Ｖｒはバイポーラトランジスタにほとんど電流
が流れない場合のそのトランジスタのベース・エミッタ
間電圧を表わす。

第１５図のレベル変換回路は、先に出願された特願平１
−１２７１１３号に開示されている。

第１５図のレベル変換回路は、ＰＭＯＳトランジスタ４
１１，４１４およびＮＭＯ８）ランジスタ３０９〜３１
２を含む。トランジスタ４１１。

３０９が第１のＣＭＯ３反転回路を構成し、トランジス
タ４１４．３１０が第２のＣＭＯ３反転回路を構成する
。ＥＣＬ人カバカ８フフフ号ａはトランジスタ４１４，
３１０のゲートに与えられ、出力信号ｉはトランジスタ
４１１、３０９のゲートに与えられる。トランジスタ４
１１とトランジスタ３０９との接続点はトランジスタ３
１２のゲートに接続され、トランジスタ４１４とトラン
ジスタ３１０との接続点はトランジスタ３１１のゲート
に接続されている。トランジスタ４１１．４１４のソー
スは接地端子１１に接続され、トランジスタ３１１．３
１２のソースは電源端子１２に接続される。トランジス
タ４１１とトランジスタ３０９との接続点からＭＯＳレ
ベルの出力信号すが取出され、トランジスタ４１４とト
ランジスタ３１０との接続点からＭＯＳレベルの出力信
号すが出力される。

出力信号ａが“Ｈ″レベルなりかつ出力信号ｉが“Ｌ”
レベルになると、トランジスタ４１１゜３１０がオンし
、トランジスタ３０９，４１４がオフする。これにより
、トランジスタ３１２がオンし、トランジスタ３１１が
オフする。したがって、出力信号すが“Ｈ”　レベル（
接地電圧Ｖ０゜）になり、出力信号■が“Ｌ”レベル（
負電圧ＶＥＥ）になる。

この場合、出力信号ａの電位は約−〇、８Ｖであるので
、トランジスタ４１４は十分に非導通となっている。し
たがって、トランジスタ４１４゜３１０により構成され
る第２のＣＭＯ８反転回路には貫通電流は流れない。ま
た、出力信号ｉの電位は−１，８Ｖとなっているので、
トランジスタ３０９は完全には非導通となっていない。

しかし、このとき出力信号下の電位が負電圧ｖ０゜まで
低下しているので、トランジスタ３１１は完全に非導通
になっている。したがって、トランジスタ４１１．３０
９により構成される第１のＣＭＯ３反転回路には貫通電
流は流れない。

［発明が解決しようとする課題］ 第１０図に示されるＥＣＬ人カバツファ回路１０ａにお
いては、トランジスタ１０５，１０６および定電流源９
０３．９０４からなる出力部にトランジスタ１１４．１
１５からなるデータ保持用カレントスイッチが接続され
ている。そのため、出力信号ａ、ａが導出される出力ノ
ードの負荷容量が大きくなっている。その結果、入力信
号Ｖｉｎかう出力信号ａ、　　ａまでの遅延時間が第１
１図に示されるＥＣＬ人カバツファ回路１０ｂよりも大
きいという問題がある。

また、レベル変換回路の感度を維持しつつそれを高速に
動作させるためにはレベル変換回路に与える入力信号の
振幅をある程度大きくとる必要がある。しかし、第１０
図に示されるＥＣＬ人カバッファ回路１０ａでは、デー
タ保持用カレントスイッチを構成するトランジスタ１１
４，１１５の飽和を避けるために、出力信号ａ、　　ａ
の振幅をあまり大きくすることができない。したがって
、第１０図に示されるレベル変換回路２０における出力
信号ａ、　　ａから出力信号す、■までの遅延時間は、
第１１図に示されるレベル変換回路２０における遅延時
間に比べて大きくなる。

一方、第１１図に示されるＥＣＬ人カバッファ回路１０
ｂにおいては、データ保持用カレントスイッチを有さな
いので、入力信号Ｖｉｎから出力信号ａ、　　ａまでの
遅延時間は小さい。また、トランジスタの飽和を考慮し
ないでよいので、ＥＣＬ人カバッファ回路１０ｂの出力
信号ａ、　　ａの振幅を大きくとることができる。した
がって、レベル変換回路２０を高速に動作させることが
できる。

しかしながら、レベル変換回路２０とドライバ回路３０
との間にＣＭＯＳデータ保持回路５０が接続されている
ので、レベル変換回路２０の出力信号す、　　ｂからＣ
ＭＯＳデータ保持回路５０の出力信号ｄ、　　ｄまでの
遅延時間が生じることになる。

この遅延時間は、第１０図に示されるＥＣＬ人力人力８
７囲７ ッチを有するために増加した遅延時間よりもさらに大き
い。

上記のように、第１０図および第１１図に示される回路
構成では、ＥＣＬ人カバッファ回路に与えられる入力信
号Ｖｊｎからドライバ回路３０に与えられる出力信号ま
でに遅延時間が生ずることになる。

この発明の目的は、第１の論理レベルの入力信号を第２
の論理レベルの信号に変換する機能およびそのレベル変
換された信号を保持する保持機能を有する半導体集積回
路において、信号の保持機能を有することによる遅延時
間をなくし、高速なレベル変換動作を可能にすることで
ある。

［課題を解決するための手段］ この発明に係る半導体集積回路は内部同期信号を発生す
る手段を備えた半導体集積回路であって、入力バッファ
手段およびレベル変換手段を備える。

入力バッファ手段は、第１の論理レベルの入力信号を受
け、内部同期信号に応答して出力信号が制御される。レ
ベル変換手段は、入力バッファ手段の出力信号を受け、
その出力信号を第２の論理レベルの信号にレベル変換す
るレベル変換機能と、レベル変換された信号を保持する
信号保持機能とを有し、入力バッファ手段の出力信号の
状態に基づいてレベル変換機能と信号保持機能との切換
を行なう。

［作用コ この発明に係る半導体集積回路においては、レベル変換
手段がレベル変換機能と信号保持機能とを有し、入力バ
ッファ手段の出力信号の状態に基づいてレベル変換機能
と信号保持機能とが切換えられる。レベル変換手段がレ
ベル変換機能に切換えられると、入力バッファ手段の出
力信号が第２の論理レベルの信号にレベル変換される。

入力バッファ手段の出力信号が所定の状態になると、レ
ベル変換手段の機能が信号保持機能に切換えられる。そ
れにより、レベル変換された信号が保持される。

このように、入力バッファ手段の出力信号の状態に基づ
いてレベル変換手段の機能が切換えられるので、信号保
持機能を有することによる遅延時間の増加がなく、高速
にレベル変換動作を行なうことが可能となる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の第１の実施例の構成を示す回路図
である。

第１図において、ＥＣＬ人カバカ３フフフ０に接続され
ている。ドライバ回路３０はデコーダ４０に接続されて
いる。ＥＣＬ人カバカ３フフフ 回路１０ｂと異なるのは、内部クロック発生回路（第９
図参照）からのクロック信号ＣＬＫを受けるバイポーラ
トランジスタ１０４がさらに設けられている点である。

トランジスタ１０４のコレクタは接地端子１１に接続さ
れ、エミッタは定電流源９０２に接続され、ベースはク
ロック信号ＣＬＫを受ける。

ここで、クロック信号ＣＬＫの“Ｈ″レベル、トランジ
スタ１０２のベース電圧の“Ｈ″レベルり高く設定され
、クロック信号ＣＬＫの“Ｌ”レベルは、基準電圧ｖＢ
Ｂより低く設定されている。

レベル変換回路２０は、ＰＭＯＳトランジスタ４０１〜
４０４およびＮＭＯ８）ランジスタ３０１、３０２を含
む。トランジスタ４０１．４０２のソースは接地端子１
１に接続され、ドレインはノードＮ１に接続される。ト
ランジスタ３０１のドレインはノードＮ１に接続され、
ソースは電源端子１２に接続される。トランジスタ４０
３．４０４のソースは接地端子１１に接続され、ドレイ
ンはノードＮ２に接続される。トランジスタ３０２のド
レインはノードＮ２に接続され、ソースは電源端子１２
に接続される。トランジスタ４０２。

３０１のゲートはノードＮ２に接続され、トランジスタ
４０３．３０２のゲートはノードＮ１に接続される。ト
ランジスタ４０１のゲートにはＥＣＬ人カバカ３フフフ トランジスタ４０４のゲートには出力信号子か与えられ
る。ノードＮ１から出力信号すか取出され、ノードＮ２
から出力信号すが取出される。

トランジスタ４０２，４０３，３０１，３０２によりレ
ベル変換機能とデータ保持機能とを有するデータ保持回
路か構成され、トランジスタ４０１、４０４によりそれ
らの機能が切換えられる。

次に、第１図の実施例の動作を説明する。

クロック信号ＣＬＫがＬ”　レベルの場合には、トラン
ジスタ１０４かオフする。それにより、トランジスタ１
０２，１０３から構成されるカレントスイッチが動作す
る。

したがって、ＥＣＬレベルの入力信号Ｖｉｎに従って出
力信号ａ，　　ａが変化する。入力信号Ｖｉｎが“Ｈ”
レベルであれば、トランジスタ１０２がオンしかつトラ
ンジスタ１０３がオフする。したがって、出力信号ａ　
（ＯＲ出力）は“Ｈ”レベルになり、かつ出力信号ａ　
（ＮＯＲ出力）は“Ｌ”レベルになる。これにより、レ
ベル変換回路２０において、トランジスタ４０１がオフ
し、トランジスタ４０４がオンする。そのため、出力信
号すが“Ｈ”レベル（接地電圧Ｖｃｃ）になり、出力信
号すが“Ｌ″レベル負電圧Ｖｌ！）：）になる。

逆に、入力信号Ｖｉｎが“Ｌ″レベルあれば、トランジ
スタ１０２がオフしかつトランジスタ１０３がオンする
。それにより、出力信号ａは“Ｌ”レベルになり、出力
信号ｉは“Ｈ”レベルになる。

その結果、トランジスタ４０１がオンし、トランジスタ
４０４がオフする。したがって、出力信号すが“Ｌ“レ
ベル（負電圧Ｖｌ！りになり、出力信号すが“Ｈ′″レ
ベル（接地電圧■ｃｃ）になる。

このようにして、トランジスタ４０１，４０４゜３０１
．３０２から構成されるレベル変換機能によって、ＥＣ
Ｌレベルの出力信号ａ、　　ａがＭＯＳレベルの出力信
号す、　　ｂに変換される。

クロック信号ＣＬＫが“Ｈ”レベルの場合には、トラン
ジスタ１０４がオンし、トランジスタ１０２．１０３が
オフする。そのため、トランジスタ１０２．１０３から
構成されるカレントスイッチは動作しない。したがって
、入力信号Ｖｉｎの状態にかかわらず、出力信号ａ、　
　ａはどちらも“Ｈ”レベルとなる。これにより、レベ
ル変換回路２０において、トランジスタ４０１．４０４
はいずれもオフする。そのため、トランジスタ４０２，
４０３．３０１．３０２から構成されるデータ保持機能
によって出力信号す、　　ｂの状態が保持される。

第２図は、この発明の第２の実施例の構成を示す回路図
である。

第２図に示されるＥＣＬ人カバッファ回路１０が第１図
に示されるＥＣＬ人カバッファ回路１０と異なるのは、
第１図に示されるトランジスタ１０４が設けられる代わ
りに、内部クロック発生回路からのクロック信号ＣＬＫ
を受けるトランジスタ１１８，１１９が設けられている
点である。ｒランジスタ１１８のコレクタは接地端子１
１に接続され、エミッタは定電流源９０３に接続される
。

トランジスタ１１９のコレクタは接地端子１１に接続さ
れ、エミッタは定電流源９０４に接続される。トランジ
スタ１１８．１１９のベースにはクロック信号ＣＬＫが
与えられる。

第２図に示されるＥＣＬ人カバッファ回路１０において
は、トランジスタ１０５のベース電圧とクロック信号Ｃ
ＬＫとのワイヤードＯＲおよびトランジスタ１０６のベ
ース電圧とクロック信号ＣＬＫとのワイヤードＯＲが出
力信号ａ、ａとして取出される。

なお、レベル変換回路２０の構成は、第１図に示される
レベル変換回路２０の構成と同様である。

クロック信号ＣＬＫが“Ｌ”　レベルであれば、トラン
ジスタ１１８．１１９はオフする。したがって、出力信
号ａ、　　ａは入力信号Ｖｉｎに従って変化する。この
結果、第１図の実施例の場合と同様にして、出力信号ａ
、ａがレベル変換回路２０のレベル変換機能によりＭＯ
Ｓレベルの出力信号す、ｂに変換される。

クロック信号ＣＬＫが“Ｈ”レベルであれば、トランジ
スタ１１８，１１９はいずれもオンする。

したがって、出力信号ａ、　　ａは、入力信号Ｖｉｎの
状態にかかわらず、いずれも“Ｈ”レベルとなる。その
結果、レベル変換回路２０のデータ保持機能により出力
信号す、　　ｂの状態が保持される。

第１図および第２図の実施例におけるＥＣＬ人カバッフ
ァ回路１０ｉ、ｔＥＣＬ回路により構成されたデータ保
持回路を有さないので、入力信号Ｖｉｎから出力信号ａ
、　　ａまでの遅延時間は小さく、また、レベル変換回
路２０を高速に動作させるのに十分な出力信号ａ、　　
ａの振幅をとることが可能となる。また、第１図および
第２図に示されるレベル変換回路２０においては、デー
タ保持回路の電位増幅機能を利用してレベル変換を行な
っているので、データ保持機能を有することによる遅延
時間の増加はない。

第３図〜第８図は、レベル変換回路２０の変更例を示す
回路図である。

第３図のレベル変換回路は、第１図および第２図に示さ
れるレベル変換回路２０にバイポーラトランジスタ１０
７，１０８および抵抗２０３，２０４を付加したもので
ある。トランジスタ１０７のベースはトランジスタ４０
１のドレインに接続され、コレクタは接地端子に接続さ
れ、エミッタはトランジスタ４０２のドレインに接続さ
れる。

抵抗２０３はトランジスタ１０７のベースとエミッタと
の間に接続される。トランジスタ１０８のベースはトラ
ンジスタ４０４のドレインに接続され、コレクタは接地
端子に接続され、エミッタはトランジスタ４０３のドレ
インに接続される。抵抗２０４はトランジスタ１０８の
ベースとエミッタとの間に接続される。

第３図のレベル変換回路においては、トランジスタ１０
７，１０８および抵抗２０３．２０４により、出力信号
す、　　ｂの切換わりが速くなり、かつ、出力信号す、
　　ｂの負荷駆動能力が増加する。

第４図のレベル変換回路は、第１４図に示されるレベル
変換回路にＰＭＯ３）ランジスタ４０９゜４１０を付加
したものである。トランジスタ４０９は接地端子１１と
トランジスタ３０４のドレインとの間に接続され、トラ
ンジスタ４１０は接地端子１１とトランジスタ３０５の
ドレインとの間に接続される。トランジスタ４０９．３
０４のゲートはトランジスタ４１０のドレインに接続さ
れる。トランジスタ４１０，３０５のゲートはトランジ
スタ４０９のドレインに接続される。

トランジスタ４０９，４１０，３０４．３０５がデータ
保持機能を達成する。ＥＣＬ人カバッファ回路の出力信
号ａ、　　ａがいずれも“Ｈ”レベルであれば、トラン
ジスタ４０５〜４０８がオフする。したがって、出力信
号す、ｂはトランジスタ４０９．４１０，３０４，３０
５により構成されるデータ保持機能によって保持される
。

第５図のレベル変換回路は、第４図に示されろレベル変
換回路にＮＭＯ８）ランジスタ３０７゜３０８を付加し
たものである。トランジスタ３０７はトランジスタ１０
９のベースとトランジスタ３０３のドレインとの間に接
続され、トランジスタ３０８はトランジスタ１１０のベ
ースとトランジスタ３０６のドレインとの間に接続され
る。トランジスタ３０７のゲートには出力信号ｉが与え
られ、トランジスタ３０８のゲートには出力信号ａが与
えられる。

第５図のレベル変換回路においては、トランジスタ３０
７，３０８のオンオフが出力信号ａ、　　ａにより制御
される。これにより、トランジスタ４０５からトランジ
スタ３０３に過渡的に流れる電流またはトランジスタ４
０７からトランジスタ３０６に過渡的に流れる電流が減
少する。その結果、出力信号す、　　ｂの切換わりが速
くなる。

第６図のレベル変換回路は、第４図に示されるレベル変
換回路からＮＭＯＳトランジスタ３０３゜３０６を取除
き、抵抗２０５．２０６を付加したものである。抵抗２
０５はトランジスタ１０９のベースとエミッタとの間に
接続され、抵抗２０６はトランジスタｌｌＯのベースと
エミッタとの間に接続される。

第６図のレベル変換回路においては、トランジスタ１０
９，１１０の制御が抵抗２０５．２０６を介してトラン
ジスタ３０４，３０５によりそれぞれ行なわれる。

第７図のレベル変換回路は、第１５図に示されるレベル
変換回路にＰＭＯＳトランジスタ４１２゜４１３を付加
したものである。トランジスタ４１２は接地端子１１と
トランジスタ３０９のドレインとの間に接続され、トラ
ンジスタ４１３は接地端子１１とトランジスタ３１０の
ドレインとの間に接続される。トランジスタ４１２のゲ
ートはトランジスタ４１３のドレインに接続され、トラ
ンジスタ４１３のゲートはトランジスタ４１２のドレイ
ンに接続される。トランジスタ４１．２，４１３．３０
９〜３１２によりデータ保持機能が達成される。

ＥＣＬ人カバッファ回路の出力信号ａ、　　ａがいずれ
も“Ｈ”　レベルであれば、トランジスタ４１１．４１
４がオフし、トランジスタ３０９，３１０がオンする。

したがって、出力信号す、　　ｂがデータ保持機能によ
って保持される。

第８図のレベル変換回路は、第７図に示されるレベル変
換回路にバイポーラトランジスタ１１１゜１１２および
抵抗２０７，２０８を付加したものである。トランジス
タ１１１のベースはトランジスタ４１１のドレインに接
続され、コレクタは接地端子１１に接続され、エミッタ
はトランジスタ４１２のドレインに接続される。抵抗２
０７はトランジスタ１１１のベースとエミッタとの間に
接続される。トランジスタ１１２のベースはトランジス
タ４１４のドレインに接続され、コレクタは接地端子１
１に接続され、エミッタはトランジスタ４１３のドレイ
ンに接続される。抵抗２０８はトランジスタ１１２のベ
ースとエミッタとの間に接続される。

第８図のレベル変換回路においては、トランジスタ１１
１，１１２および抵抗２０７．２０８により出力信号す
、ｂの切換わりが速くなり、かつ出力信号す、　　ｂの
負荷駆動能力が増加する。

このように、第１図および第２図に示されるレベル変換
回路２０を、第３図〜第８図に示されるレベル変換回路
により置換えても、第１図および第２図の実施例と同様
の効果が得られる。なお、レベル変換機能およびデータ
保持機能を有し、それらの機能を切換可能なレベル変換
回路であれば、第１図〜第８図に示される構成以外の構
成のレベル変換回路でも同様の効果が得られる。

また、上記実施例では、ＥＣＬインタフェイスを有する
ＳＴＲＡＭにＢｉＣＭＯ３技術を応用した場合にこの発
明を適用しているが、この発明はＳＴＲＡＭに限られず
、同期信号により入力または出力信号が制御される同期
式半導体集積回路全般に適用することが可能である。

［発明の効果］ 以上のように、この発明によれば、レベル変換手段がレ
ベル変換機能と信号保持機能とを有し、それらの機能が
入力バッファ手段の出力信号の状態に基づいて切換えら
れるので、データ保持機能を有することによる遅延時間
の増加がなく、高速にレベル変換動作を行なうことが可
能な半導体集積回路が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による半導体集積回路
の構成を示す回路図である。第２図はこの発明の第２の
実施例による半導体集積回路の構成を示す回路図である
。第３図、第４図、第５図、第６図、第７図および第８
図はそれぞれレベル変換回路の変更例を示す回路図であ
る。第９図はＳＴＲＡＭの構成を示すブロック図である
。第１０図はＥＣＬインタフェイスを有するＳＴＲＡＭ
にＢｉＣＭＯ３技術を応用した場合のＥＣＬ人カバカ３
フフフ を示す回路図である。第１１図はＥＣＬインタフェイス
を有するＳＴＲＡＭにＢｉＣＭＯ８技術を応用した場合
のＥＣＬ人カバカ３フフフーダまでの従来の構成の他の
例を示す回路図である。第１２図はインバータの具体的
な回路図である。第１３図、第１４図および第１５図は
第１θ図および第１１図に示されるレベル変換回路の具
体的な回路図である。 図において、１０はＥＣＬ人カバッファ回路、２０はレ
ベル変換回路、１１は接地端子、１２は電源端子、１０
１〜１０６はバイポーラトランジスタ、２０１，２０２
は抵抗、３０１．３３２はＮＭＯ８）ランジスタ、４０
１〜４０４はＰＭＯＳトランジスタ、９０１〜９０４は
定電流源、ＣＬＫはクロック信号、ｖｃｃは接地電圧、
ｖやゆは負電圧、ＶＢＢは基準電圧、Ｖｉｎは入力信号
、ａ，ａはＥＣＬレベルの出力信号、ｂ，ｂはＭＯＳレ
ベルの８力信号である。 なお、各図中同一符号は同一または相当部分を示す。 第 図 第 図 ＼ 第 図 第８図 第１０ 図 メモリセルアレイへ 第１３ 図 第１４ 図

Claims (1)

1. 【特許請求の範囲】 内部同期信号を発生する手段を備えた半導体集積回路で
   あって、 第１の論理レベルの入力信号を受け、前記内部同期信号
   に応答して出力信号が制御される入力バッファ手段、お
   よび 前記入力バッファ手段の出力信号を受け、その出力信号
   を第２の論理レベルの信号にレベル変換するレベル変換
   機能と、レベル変換された信号を保持する信号保持機能
   とを有し、前記入力バッファ手段の出力信号の状態に基
   づいて前記レベル変換機能と信号保持機能との切換を行
   なうレベル変換手段を備えた、半導体集積回路。