JPH02246608A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 論理回路に関し、 ヒステリシス特性を利用することで、少ない能動素子で
ラッチ回路を構成することのできる論理回路を提供する
ことを目的とし、 排他的論理和の否定ゲートと、ヒステリシス特性を有す
る状態保持回路とからなり、該状態保持、回路の二つの
人力の一方にデータ信号を供給し、他方にクロック信号
と状態保持回路の出力信号の排他的論理和の否定を入れ
るように接続し、クロック信号の高レベルのときデータ
信号をそのまま出力し、クロック信号が低レベルのとき
出力を保持するように構成する。

〔産業上の利用分野〕

本発明は、論理回路に係り、詳しくはラッチ回路と呼ば
れる順序論理回路に関する。

ディジタル論理回路を大別すれば、出力が現時点におけ
る入力のみによって決まるような組合せ論理回路（ｃｏ
ｍｂｉｎａｔｉｏｎａｌ　　ｌｏｇｉｃ　ｃｉｒｃｕｉ
ｔ）と、出力が現時点の入力だけでは決まらず、現時点
の回路の状態や過去の入力によって左右されるような順
序回路（ｓｅｑｕｅｎｔｉａｌ　ｃｉｒｃｕｉｔ）とが
ある。この順序論理回路を構成するのに必要な基本回路
としてはラッチ回路、フリップフロップ回路がある。ラ
ッチ回路二つでフリップフロップ回路を構成できるため
、ランチ回路とＮＯＲ（またはＮＡＮＤ）ゲートだけで
、全ての論理回路を構成できることが知られている。

近年、ＬＳＩの高集積化、高速化の要請に伴い、かかる
要請に沿った簡単な構成のラッチ回路が望まれる傾向に
ある。

〔従来の技術〕

従来の論理回路においては、このラッチ回路を構成する
ための論理素子として、通常のトランジスタを用いてい
る。例えば、Ｄラッチ回路はＤ入力とクロック入力があ
り、Ｄ入力に加えられた情報をクロックパルスによって
フリップフロップに蓄え、出力Ｑとして取り出している
。そして、論理素子としては、例えばＴＴＬであれば、
多数のバイポーラトランジスタを使用し、ＥＣＬであれ
ば、バッファを除いても少なくとも７つのトランジスタ
を使用している。

〔発明が解決しようとする課題〕 しかしながら、このような従来の論理回路にあっては、
状態の保持のために複数のトランジスタを必要とし、ク
ロック入力による状態の書替えの制御の回路を含め、多
数のトランジスタを必要としていた。これは、高集積化
、高速化の点で不利であるという問題点があった。

一方、上記問題点に対ルてヒステリシス特性のある素子
を用いれば、一つの素子で状態を保持することができる
ことは明らかであるり、したがって、状態保持のための
トランジスタは少なくてすむ。しかし、クロック入力に
よる状態の書替えの制御や、出力の取り出し方法を工夫
しなければ、ラッチ回路を構成することは出来ず、有効
な解決策とはなっていない。

そこで本発明は、ヒステリシス特性を利用することで、
少ない能動素子でラッチ回路を構成することのできる論
理回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明による論理回路は上記目的達成のため、排他的論
理和の否定ゲートと、ヒステリシス特性を有する状態保
持回路とからなり、該状態保持回路の二つの入力の一方
にデータ信号を供給し、他方にクロック信号と状態保持
回路の出力信号の排他的論理和の否定を入れるように接
続し、クロック信号の高レベルのときデータ信号をその
まま出力し、クロック信号が低レベルのとき出力を保持
するように構成している。

〔作用〕

本発明では、クロック信号が“Ｏ”　（低レベルをいう
。以下、同様）のときには、排他的論理和の否定ゲート
（ＥＸ−ＮＯＲゲート）の出力はデータ人力（データ信
号に相当）Ｄの否定となり゛、状態保持回路の入力はデ
ータ人力りに拘らず一方が“Ｏ”、他方が“１”となる
。したがって、出力Ｑは変化しない。

一方、クロック信号Ｃが“１”のときにはＥＸ−ＮＯＲ
ゲートの出力はデータ人力りと同じ値になり、状態保持
回路の２つの入力Ａ、　Ｂにはデータ人力りと同じ値が
入る。そのため１、状態はデータ人力りに従って変化す
る。

したがって、クロック信号が“１”のときデータ信号り
がそのまま出力され、クロック信号が“θ′のときには
出力Ｑが保持されるというランチ回路として動作する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

凰理糞凱 最初に、本発明の詳細な説明する。

第１図は本発明の原理説明図である。この図において、
本発明に係る論理回路は大きく分けて排他的論理和の否
定ゲート１およびヒステリシスを利用した状態保持回路
２により構成される。排他的論理和の否定ゲー）１は一
般には、二つの入力信号が異なったときだけ出力が“０
”になる回路で、Ｅｘｃｌｕｓｉｖｅｌｙ　Ｎ　ＯＲと
呼ばれ、その論理は次の真理値表で表わされる。

一方、状態保持回路２は両方の入力が“０”のときは出
力が“０”、両方の入力が“１”のときは出力が１″　
一方が“０”で他方が“１″の時は前の出力を保持する
ように動作し、その論理は次の真理値表で表される。

（本頁、以下余白） この論理回路では、状態保持回路１２の二つの入力の一
方Ｂにデータ人力りが直接入り、他方の入力Ａにはデー
タ人力りとクロック入力（クロック信号に相当）ＣのＥ
Ｘ−ＮＯＲを取ったものが入るようにＥＸ−ＮＯＲＩＩ
と状態保持回路１２が接続されている。

以上の構成において、本論理回路の動作は次のようにな
る。

まず、クロック入力が“Ｏ”のときを考える。

このときは排他的論理路の否定ゲート（以下、ＥＸ−Ｎ
ＯＲという）１１の出力はデータ人力りの否定となり、
状態保持回路１２の入力はデータ人力りに拘らず、一方
が“０”、他方が“１”となる。

したがって、出力Ｑは変化しない。

一方、クロック人力Ｃが“１”のときを考える。

このときは、ＥＸ−ＮＯＲＩＩの出力はデータ人力りと
同じ値になり、状態保持回路１２の二つの入力にはデー
タ人力りと同じ値が入る。したがって、状態はデータ人
力りに従って変化する。

以上のことから、この論理回路はクロック入力が“１”
のときデータ入力がそのまま出力され、クロック入力が
“０”のときは出力が保持されるというラッチ回路とし
て動作することが判る。

１施■ 次に、上記原理に基づく本発明の論理回路の一実施例に
ついて第２〜７図を参照して説明する。

第２図（ａ）は本発明の論理回路であるラッチ回路をサ
ーキュットレベルで示した図であり、第２図（ｂ）はラ
ッチ回路をロジックレベルで示した図である。この例で
は、能動素子として負性コンダクタンスを持ち高速機能
素子として注目されている共鳴トンネリンング・ホット
エレクトロントランジスタ（以下、ＲＨＢＴという）を
用いている。この素子の負性コンダクタンスを利用する
ことで、排他的論理和の否定ゲートと状態保持回路の両
方を、きわめて小数のトランジスタで構成することが可
能になっている。

ここで、ＲＨＥＴはＬＳＩの高集積化、高速化の意図の
もとに、本出願人が先に提案したもので、その構造およ
び原理については既に特開昭６２＝１８１４６８号公報
に記載され開示している。

第２図（ａ）（ｂ）において、１１はＥＸ−ＮＯＲゲー
ト、１２は状態保持回路であり、この例では状態保持回
路１２は本発明の原理の項で説明したものに比べて出力
が反転している。このため、この回路はクロック入力が
“１”のときデータ入力の否定が出力され、クロック入
力が“０”のときは出力が保持されるという動作有する
。これは、ラッチ回路のあとに否定回路を接続したもの
に相当する。

ＥＸ−ＮＯＲゲート１１はＲＨＥＴ１３および抵抗Ｒ１
〜Ｒ４により構成される。なお、ここで用いられている
ＲＨＥＴ１３は通常のパイポーラトランジスタではなく
ＲＨＥＴであるが、バイポーラトランジスタと同じ記号
を用いている。

第３図にＲＨＥＴ１３の特性を示す。そして、第９図に
ＲＨＥＴの構造バンドダイヤグラムを示す。

ＲＨＥＴの構造は、例えば、ｎ″ＧａＡｓのコレクタ層
１０．ＡｌＧａＡｓのコレクタバリヤ７１２０、ｎ″Ｑ
ａｆｉ、ｓのベース層３０、ＡｌＧａＡｓとＧａＡｓよ
りなる超格子構造のエミッタバリヤ４０及びｎ″ＧａＡ
ｓよりなるエミッタ層５０からなる。このトランジスタ
は、熱平衡状態では第９図（ａ）の如きバンドダイヤグ
ラムを有しているが、エミッタ５０とコレクタ１０間に
電圧■ＣＥを印加して（第９図（ｂ）’）　、エミッタ
５０とベース３０間に所定の電圧Ｖ、を印加すると、第
９図（Ｃ）の如く、エミッタ・ベース間の電圧Ｖｌｌ！
がある一定の値のとき、エミッタからベースに注入され
る電子の数が多くなるという特性を持つ。そして、ベー
スに注入された電子はホットエレクトロンとなり、ベー
ス中を高速で駆は抜けたのち、散乱でエネルギーを失っ
た一部の電子を除きコレクタに達する。さらに、エミッ
タ・ベース間電圧を高くすると、第９図（ｄ）の如くエ
ミッタからの電子の注入はなくなり、コレクタ電流は減
少する。−そして、さらにエミッタ・ベース間電圧が高
くなると、再びコレクタ電流は高くなる。このとき、エ
ミッタ・ベース間電圧■ｈ、の変化に対してベース電流
Ｉｂおよびコレクタ電流１ｃが第３図に示すように負性
特性を呈する。このＥＸ−ＮＯＲゲート１１のみを抜き
出すと、第４図のように示され、これは各抵抗Ｒ８〜Ｒ
４を抵抗値をもって表示したものである。

Ｒ＋　　＝　Ｒｚ　　＝　ＲＩ Ｒｓ　　”’　Ｒｂ Ｒａ　　＝Ｒｔ という値になっている。このようなＥＸ−ＮＯＲゲート
１１ではＲＨＥＴ１３の人力抵抗より小さな抵抗Ｒ３（
抵抗値：Ｒｂ）をベースに接続しており、したがって、
このＲＨＥ　Ｔ１３はほぼ電圧駆動されていると考える
ことができる。簡単のため前段（図示路）の出力抵抗が
変わらないとすると、二つの入力電圧Ｃ，Ｄの中間の電
圧が入力抵抗Ｒ５Ｒ１抵抗値：Ｒ４＞の半分の値の抵抗
Ｒｔ／２とベースとグランド（ＧＮＤ）との間の抵抗Ｒ
１とで分圧したものが、ベースにかかるとみなしてよい
、したがって、第５図に特性図を示すように、この電位
が、入力Ｃ，Ｄが両方とも“０”のとき立上り電圧付近
に、入力Ｃ，Ｄの一方が“０゜他方が“ｌ”のときピー
ク電圧付近にＣ，Ｄの両方“１”のときバレイ電圧付近
にくるように、抵抗比を選ぶ、こうすると、一方が“０
”、他方が“１”のときのみ電流が多く流れて出力電圧
が下がり、他の場合には電流があまり流れず、出力電圧
が高いままである。したがって、排他的論理和（ＥＸ−
ＯＲ）の否定であるＥＸ−ＮＯＲとして動作する。

次に、再び第２図に戻り、状態保持回路１２は２つのＲ
ＨＥＴ１４．１５および抵抗Ｒ３〜Ｒ８により構成され
る。ＲＨＥＴ１４はベースとコレクタが接続されている
ので、このＲＨＥＴ１４は第３図と同じ電流電圧特性を
持つダイオードとして動作する。

そして、このダイオードに抵抗を通して電圧を加えると
、第６図に示すような負荷線によりヒステリシスを持つ
ようにすることができる。すなわち、入力電圧が低い所
では素子の電流電圧特性と負荷線との交点は一つしかな
く、安定動作点も一つしかない。入力電圧を上げていく
と負荷線が右に移動し、それに従って動作点も右に移動
する。さらに入力電圧を上げると、素子の電流電圧特性
と負荷線との交点は三つになり、安定動作点も二つにな
る。しかし、もとの動作点に近い、素子にかかる電圧が
小さい方の動作点で動作する。さらに入力電圧を上げる
と、素子にかかる電圧が小さい方の交点が無くなり、電
圧が高い状態に動作点が跳ぶ。逆にこの状態から入力端
子を下げていったときには、安定動作点が二つある入力
電圧範囲においては、素子にかかる電圧は高いままであ
り、安定点が一つになる電圧まで下げてはじめて、素子
にかかる電圧が低い状態に移る。

いま、状態保持回路１２のみを抜き出し、各抵抗Ｒ２〜
Ｒ８を次のような抵抗値で表すと、第７図のようになる
。

Ｒ５−Ｒｈ　　＝Ｒ五 Ｒ？　＝Ｒ。

Ｒ＠　＝ＲＬ このような回路では、二つの入力Ａ、Ｂが抵抗Ｒｉを介
してつながっている。簡単のため、やはり同様に前段の
出力抵抗が変わらないとすると、二つの入力電圧の中間
の電圧を持つ電圧を元の抵抗Ｒ直の半分の値の抵抗を通
してダイオードにつないだのと等価である。したがって
、第６図に特性図を示したように、両方の入力Ａ、　Ｂ
が“０”のときは、ピークより前に一つだけ安定点を持
ち（負荷線■）、一方が“０”、他方が“１”のとき二
つの安定点を持ち（負荷線■）、両方が“０”のときバ
レイより後に一つだけ安定点を持つように（負荷線■）
、抵抗Ｒ１と入力レベルを選ぶ。こうすることにより、
素子にかかる電圧は、両方の入力が“０”のときはピー
ク電圧より低い値、一方が“０”、他方が“１”のとき
は、前の状態が低ければ低い値、高ければ高い値、両方
とも１′のときは、バレイ電圧より高い値となる。

したがって、このダイオードに抵抗Ｒ４をそれぞれ通し
て二つの入力Ａ、Ｂを接続し、一方の入力が“０″、他
方が“１″のときのみ、ヒステリシス領域に動作点がく
るようにしてやれば、状態を保持できることが判る。し
かし、このままでは出力の電圧変化が少ないのでＲＨＥ
Ｔ１５により電圧変化を増幅している。また、ＲＷＥ、
Ｔ１５のエミッタ抵抗Ｒ？を入れことにより、ＲＨＥＴ
１５を食性コンダクタンス領域より小さい電圧領域で動
作させている。

以上のように、ＥＸ−ＮＯＲゲート１１および状態保持
回路１２を構成し、これらを組合わせてラッチ回路を作
ると、本発明の原理の項で述べたように作動し、これに
よりラッチ回路を簡単に構成することができる。特に、
ＲＨＥＴ等の負性コンダクタンスを持つ素子を用いた場
合、状態保持回路とともにＥＸ−ＮＯＲが簡単に構成で
きるため、能動素子を著しく低減できる。因に、従来の
ＥＣＬでは前述したように７つのトランジスタが必要で
あるが、本実施例では３つのトランジスタで済む。その
結果、高集積化、高速化という要請に沿うことができる
。

なお、上記実施例では出力Ｑを直接に取り出しているが
、これに限らず、例えば第８図に示すように、エミッタ
ホロワ−接続したトランジスタ１６をバッファとして付
加し、駆動能力を増やすようにしてもよい。

〔発明の効果〕

本発明によれば、ヒステリシスを利用した状態保持回路
を用いることにより、少ない能動素子でラッチ回路を簡
単に構成することができる。その結果、このようなラッ
チ回路を利用すればＬＳＩの高集積化、高速化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２〜８図は本発明に係る論理回路の一実施例を示す図
であり、 第２図はその回路図、 第３図はそのＲＨＥＴの特性を示す図、第４図はそのＥ
Ｘ−ＮＯＲゲートの回路図、第５図はそのＥＸ−ＮＯＲ
ゲートの特性を示す図、 第６図はその状態保持回路の動作を説明する図、第７図
はその状態保持回路の回路図、 第８図は本発明に係る論理回路の他の実施例を示す回路
図、 第９図はＲＨＥＴの構造バンドダイヤグラムを示す図で
ある。 ■・・・・・・排他的論理和の否定ゲート、２．１２・
・・・・・状態保持回路、 １１・・・・・・ＥＸ−ＮＯＲゲート、１３〜１５・・
・・・・ＲＨＥＴ。 １６・・・・・・トランジスタ、 Ｒ１〜Ｒ，・・・・・・抵抗。 本発明の原理説明図 第１図 一実施例のＲＨＥＴの特性を示す図 第 図 一実施例の回路図 第２図 一実施例のＥＸ−ＮＯＲゲートの回路図第 図 一実施例のＥＸ−ＮＯＲゲートの特性を示す図第５図 一実施例の状態保持回路の回路図 第７図 ｂｅ −実施例の状態保持回路の動作を説明する図第６図 他の実施例の回路図 第８図

Claims (1)

1. 【特許請求の範囲】 排他的論理和の否定ゲートと、ヒステリシス特性を有す
   る状態保持回路とからなり、 該状態保持回路の二つの入力の一方にデータ信号を供給
   し、他方にデータ信号とクロック信号の排他的論理和の
   否定を入れるように接続し、クロック信号の高レベルの
   ときデータ信号をそのまま出力し、クロック信号が低レ
   ベルのとき出力を保持するように構成したことを特徴と
   する論理回路。