JPH0224758A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0224758A JPH0224758A JP17580588A JP17580588A JPH0224758A JP H0224758 A JPH0224758 A JP H0224758A JP 17580588 A JP17580588 A JP 17580588A JP 17580588 A JP17580588 A JP 17580588A JP H0224758 A JPH0224758 A JP H0224758A
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- Japan
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- signal
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- control signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二進数を扱う論理回路に関し、特に出力デー
タの制御回路に関する。
タの制御回路に関する。
二進論理回路において、出力データを制御する手段とし
て非同期式回路では、第７図の構成が用いられている。
て非同期式回路では、第７図の構成が用いられている。
すなわち、出力データ制御信号Ｃに呼応してデータが出
力中であることを外部に知らせる信号（以下、出力デー
タリクエスト信号０ＲＥＱと称す。）の出力をロウレベ
ルからハイレベルに変化させ、０ＲＥＱ信号の出力が、
ハイレベルに変化した後に出力バッファＢ１ないしＢ、
を介してデータを出力している。
力中であることを外部に知らせる信号（以下、出力デー
タリクエスト信号０ＲＥＱと称す。）の出力をロウレベ
ルからハイレベルに変化させ、０ＲＥＱ信号の出力が、
ハイレベルに変化した後に出力バッファＢ１ないしＢ、
を介してデータを出力している。
一方、同期式回路では、第８図に示すように、出力デー
タリクエスト信号０ＲＥＱの出力が、ロウレベルからハ
イレベルに変化する前に、データＤ１・・・Ｄイの出力
を開始し、０ＲＥＱ信号の出力がハイレベルからロウレ
ベルに変化した後にデータＤ１・・・Ｄｎの出力が終了
するように制御信号Ｃと出力データＤ 、’・・・Ｄ、
、′のタイミングを制御している。このために、第８図
（ｂ）のタイミングチャートに示すように、０ＲＥＱ信
号生成回路８１は出力データ制御信号Ｃに呼応して、出
力データ制御信号Ｃ′を生成し、出力データ制御信号Ｃ
′により制御回路８２が出力データＤ１・・・Ｄ、を出
力し、タイミング信号Ｔを用いて出力データリクエスト
信号０ＲＥＱをロウレベルからハイレベルに変化させて
いる。
タリクエスト信号０ＲＥＱの出力が、ロウレベルからハ
イレベルに変化する前に、データＤ１・・・Ｄイの出力
を開始し、０ＲＥＱ信号の出力がハイレベルからロウレ
ベルに変化した後にデータＤ１・・・Ｄｎの出力が終了
するように制御信号Ｃと出力データＤ 、’・・・Ｄ、
、′のタイミングを制御している。このために、第８図
（ｂ）のタイミングチャートに示すように、０ＲＥＱ信
号生成回路８１は出力データ制御信号Ｃに呼応して、出
力データ制御信号Ｃ′を生成し、出力データ制御信号Ｃ
′により制御回路８２が出力データＤ１・・・Ｄ、を出
力し、タイミング信号Ｔを用いて出力データリクエスト
信号０ＲＥＱをロウレベルからハイレベルに変化させて
いる。
上述した従来の出力データ制御回路で、特に第７図に示
す形式の非同期式回路構成においては、出力データリク
エスト信号０ＲＥＱが、ロウレベルからハイレベルに変
化した後にデータが出力されている。このため、データ
の受信側で、ロウレベルからハイレベルに変化した０Ｒ
ＥＱ信号を受信しても、データがすぐに到着しないとい
う欠点がある。また、第８図に示す形式の同期式回路構
成においては、出力データ制御信号Ｃに呼応して、出力
データ制御信号Ｃ２′を出力した後に０ＲＥＱをロウレ
ベルからハイレベルに変化させるためのタイミング信号
Ｔが必要であり、回路構成が複雑となるという欠点があ
る。
す形式の非同期式回路構成においては、出力データリク
エスト信号０ＲＥＱが、ロウレベルからハイレベルに変
化した後にデータが出力されている。このため、データ
の受信側で、ロウレベルからハイレベルに変化した０Ｒ
ＥＱ信号を受信しても、データがすぐに到着しないとい
う欠点がある。また、第８図に示す形式の同期式回路構
成においては、出力データ制御信号Ｃに呼応して、出力
データ制御信号Ｃ２′を出力した後に０ＲＥＱをロウレ
ベルからハイレベルに変化させるためのタイミング信号
Ｔが必要であり、回路構成が複雑となるという欠点があ
る。
本発明による論理回路は、第一の出力データ制御信号に
呼応してデータを出力する手段と、第一の出力データ制
御信号に呼応して第二の出力データ制御信号を生成する
手段と、第一の出力データ制御信号と第二の出力データ
制御信号とに呼応して出力データリクエスト信号を生成
する手段とを具備する。
呼応してデータを出力する手段と、第一の出力データ制
御信号に呼応して第二の出力データ制御信号を生成する
手段と、第一の出力データ制御信号と第二の出力データ
制御信号とに呼応して出力データリクエスト信号を生成
する手段とを具備する。
すなわち、本発明の特徴は、非当期式回路構成を取り、
一つの制御信号によりデータを出力し、データ出力開始
後に、出力データリクエスト信号が、ロウレベルからハ
イレベルに変化する回路構成を取り入れた事にあり、こ
れによって他に特別なタイミング信号も複雑な回路構成
も必要ないという効果を奏する。
一つの制御信号によりデータを出力し、データ出力開始
後に、出力データリクエスト信号が、ロウレベルからハ
イレベルに変化する回路構成を取り入れた事にあり、こ
れによって他に特別なタイミング信号も複雑な回路構成
も必要ないという効果を奏する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の基本構成を示すブロック構成図で、
出力データ制御信号Ｃに対応してデータＤ１・・・Ｄ、
を出力する出力データ制御回路１と、第一の出力データ
制御信号Ｃに呼応して第２の出力データ制御信号Ｃ′を
生成する制御信号生成回路２と、出力データ制御信号Ｃ
及びＣ′に対応して出力データリクエスト信号０ＲＥＱ
を生成する出力データリクエスト信号生成回路３とを有
する。
出力データ制御信号Ｃに対応してデータＤ１・・・Ｄ、
を出力する出力データ制御回路１と、第一の出力データ
制御信号Ｃに呼応して第２の出力データ制御信号Ｃ′を
生成する制御信号生成回路２と、出力データ制御信号Ｃ
及びＣ′に対応して出力データリクエスト信号０ＲＥＱ
を生成する出力データリクエスト信号生成回路３とを有
する。
第２図は、本発明の第１の実施例を示す回路図で非同期
式回路で実現した場合の図で、正論理で記述しである。
式回路で実現した場合の図で、正論理で記述しである。
Ｂ１・・・Ｂ１は出力制御信号Ｃが、ハイレベルである
時間に、Ｄｌ・・・Ｂ７に示される入力をＤ １’・・
・Ｄ、、′に出力として伝播するクロックバッファであ
る。Ｅは、デイレイ回路を示す。
時間に、Ｄｌ・・・Ｂ７に示される入力をＤ １’・・
・Ｄ、、′に出力として伝播するクロックバッファであ
る。Ｅは、デイレイ回路を示す。
Ｃ′は制御信号Ｃがデイレイ回路Ｅを通過した後の制御
信号を示す。Ａは制御信号ＣとＣ′を入力とする２人カ
アンドゲートを示す。０ＲＥＱは２人カアンドゲー）Ａ
の出力信号を示す。
信号を示す。Ａは制御信号ＣとＣ′を入力とする２人カ
アンドゲートを示す。０ＲＥＱは２人カアンドゲー）Ａ
の出力信号を示す。
第３図は、出力データ制御信号Ｃ，Ｃ’出力データリク
エスト信号０ＲＥＱ及び、出力データＤＩ’・・・Ｄ、
′のタイミングを示したものである。
エスト信号０ＲＥＱ及び、出力データＤＩ’・・・Ｄ、
′のタイミングを示したものである。
第２図の回路において、まず出力データ制御信号Ｃがロ
ウレベルからハイレベルに変化した場合、クロックバッ
ファＢ＋・・・Ｂ、の各ゲート信号はハイレベルになる
ため、データＤ＋’・・Ｄｌは、出力データＤ１′・・
・Ｄ３′としてクロックバッファＢ１・・・Ｂ、１から
出力される。制御信号Ｃがハイレベルに変化した時から
クロックバッファＢ１・・・Ｂｎの各ゲート信号がハイ
レベルになるまでの時間よりも制御信号Ｃがデイレイ回
路Ｅを通過する時間の方が長くなるようにデイレイ回路
かＥの遅延時間を設定する。
ウレベルからハイレベルに変化した場合、クロックバッ
ファＢ＋・・・Ｂ、の各ゲート信号はハイレベルになる
ため、データＤ＋’・・Ｄｌは、出力データＤ１′・・
・Ｄ３′としてクロックバッファＢ１・・・Ｂ、１から
出力される。制御信号Ｃがハイレベルに変化した時から
クロックバッファＢ１・・・Ｂｎの各ゲート信号がハイ
レベルになるまでの時間よりも制御信号Ｃがデイレイ回
路Ｅを通過する時間の方が長くなるようにデイレイ回路
かＥの遅延時間を設定する。
２人カアンドゲー）Ａの出力信号０ＲＥＱは入力信号Ｃ
，Ｃ’が共にハイレベルに変化した後にロウレベルから
ハイレベルに変化する。従って、０ＲＥＱ信号はデータ
Ｄ １’・・・Ｄ７′を出力した後にロウレベルからハ
イレベルに変化する。
，Ｃ’が共にハイレベルに変化した後にロウレベルから
ハイレベルに変化する。従って、０ＲＥＱ信号はデータ
Ｄ １’・・・Ｄ７′を出力した後にロウレベルからハ
イレベルに変化する。
次に、出力データ制御信号Ｃが、ハイレベルからロウレ
ベルに変化した場合、アンドゲートＡの出力０ＲＥＱは
制御信号Ｃがハイレベルからロウレベルに変化するとと
もに、ハイレベルからロウレベルに変化する。０ＲＥＱ
がロウレベルになるタイミングと、データＤＩ’・・・
Ｄｎ′の出力終了のタイミングは、制御信号Ｃがアンド
ゲートＡに入力し、０ＲＥＱを出力する間の時間と、制
御信号ＣがクロックバッファＢ１・・・Ｂ、の各ゲート
に伝播し、データＤＩ’・・・Ｄ、、′の出力を終了さ
せる間の時間との比によるため、制御信号Ｃがクロック
バッファのゲートに入力するまでの遅延時間を調整する
ことにより、従来通り０ＲＥＱがハイレベルからロウレ
ベルに変化した後にデータＤＩ’・・・Ｄｏの出力を終
了することができる。
ベルに変化した場合、アンドゲートＡの出力０ＲＥＱは
制御信号Ｃがハイレベルからロウレベルに変化するとと
もに、ハイレベルからロウレベルに変化する。０ＲＥＱ
がロウレベルになるタイミングと、データＤＩ’・・・
Ｄｎ′の出力終了のタイミングは、制御信号Ｃがアンド
ゲートＡに入力し、０ＲＥＱを出力する間の時間と、制
御信号ＣがクロックバッファＢ１・・・Ｂ、の各ゲート
に伝播し、データＤＩ’・・・Ｄ、、′の出力を終了さ
せる間の時間との比によるため、制御信号Ｃがクロック
バッファのゲートに入力するまでの遅延時間を調整する
ことにより、従来通り０ＲＥＱがハイレベルからロウレ
ベルに変化した後にデータＤＩ’・・・Ｄｏの出力を終
了することができる。
以上説明したように、本実施例は一つの出力データ制御
信号とデイレイ回路により、他のタイミング信号を用い
ることなしにデータ出力開始後に、出力データリクエス
ト信号をハイレベルに変化させ、出力データリクエスト
信号なロウレベルに変化した後に、データの出力を終了
させることが可能である。
信号とデイレイ回路により、他のタイミング信号を用い
ることなしにデータ出力開始後に、出力データリクエス
ト信号をハイレベルに変化させ、出力データリクエスト
信号なロウレベルに変化した後に、データの出力を終了
させることが可能である。
第４図は、本発明の他の実施例を示すブロック構成図で
、出力データ制御信号Ｃに対応してデータＤｌ・・Ｄ、
を出力し、出力データ制御信号Ｃ′を生成する出力デー
タ制御回路４１と、出力データ制御信号Ｃ及びＣ′に対
応して出力データリクエスト信号０ＲＥＱを生成する出
力データリクエスト信号生成回路４２とを有する。
、出力データ制御信号Ｃに対応してデータＤｌ・・Ｄ、
を出力し、出力データ制御信号Ｃ′を生成する出力デー
タ制御回路４１と、出力データ制御信号Ｃ及びＣ′に対
応して出力データリクエスト信号０ＲＥＱを生成する出
力データリクエスト信号生成回路４２とを有する。
第５図は、第４図の実施例を示す回路図で、非同期式回
路で実現した場合の図で、正論理で記述しである。Ｂ１
・・・Ｂ、は、出力制御信号Ｃがハイレベルである時間
に、ＤＩ・・・Ｄ、、に示される入力をＤｌ・・・Ｄ７
′に出力として伝播するクロックバッファである。Ｃ′
は、制御信号Ｃが各クロックバッファを通過した後の制
御信号を示す。Ａは、制御信号ＣとＣ′を入力とする２
人カアンドゲートを示す。０ＲＥＱは、２人カアンドゲ
ートＡの出力信号を示す。
路で実現した場合の図で、正論理で記述しである。Ｂ１
・・・Ｂ、は、出力制御信号Ｃがハイレベルである時間
に、ＤＩ・・・Ｄ、、に示される入力をＤｌ・・・Ｄ７
′に出力として伝播するクロックバッファである。Ｃ′
は、制御信号Ｃが各クロックバッファを通過した後の制
御信号を示す。Ａは、制御信号ＣとＣ′を入力とする２
人カアンドゲートを示す。０ＲＥＱは、２人カアンドゲ
ートＡの出力信号を示す。
第６図は、出力データ制御信号ｃ、ｃ’出力データリク
エスト信号０ＲＥＱ及び出力データＤ ＋ ’・・・Ｄ
１′のタイミングを示したものである。
エスト信号０ＲＥＱ及び出力データＤ ＋ ’・・・Ｄ
１′のタイミングを示したものである。
第５図の回路において、まず出力データ制御信号Ｃが、
ロウレベルからハイレベルに変化した場合、クロックバ
ッファＢ１・・・Ｂ、の各ゲート信号はハイレベルにな
るため、データＤ１・・・Ｄ、、は、出力データＤ＋’
・・・Ｄ、′としてクロックバッファＢ１・・・Ｂ１か
ら出力される。制御信号Ｃが各クロックバッファのゲー
トを通過した後にアントゲ−）Ａに入力される信号を制
御信号Ｃ′とする。制御信号Ｃ′は制御信号Ｃからクロ
ックバッファＢ１・・・Ｂ、を通過し、アンドゲートＡ
に入力するまでの配線遅延のためロウレベルからハイレ
ベルへの変化が２人カアンドゲートＡの入力時点で、制
御信号Ｃに比べ遅れる。２人カアンドゲートＡの出力信
号０ＲＥＱは、入力信号ｃ、ｃ’が共にハイレベルに変
化した後にロウレベルからハイレベルに変化スる。従っ
て０ＲＥＱ信号は、データＤＩ’・・・Ｄｆｉ′を出力
した後にロウレベルからハイレベルに変化スる。
ロウレベルからハイレベルに変化した場合、クロックバ
ッファＢ１・・・Ｂ、の各ゲート信号はハイレベルにな
るため、データＤ１・・・Ｄ、、は、出力データＤ＋’
・・・Ｄ、′としてクロックバッファＢ１・・・Ｂ１か
ら出力される。制御信号Ｃが各クロックバッファのゲー
トを通過した後にアントゲ−）Ａに入力される信号を制
御信号Ｃ′とする。制御信号Ｃ′は制御信号Ｃからクロ
ックバッファＢ１・・・Ｂ、を通過し、アンドゲートＡ
に入力するまでの配線遅延のためロウレベルからハイレ
ベルへの変化が２人カアンドゲートＡの入力時点で、制
御信号Ｃに比べ遅れる。２人カアンドゲートＡの出力信
号０ＲＥＱは、入力信号ｃ、ｃ’が共にハイレベルに変
化した後にロウレベルからハイレベルに変化スる。従っ
て０ＲＥＱ信号は、データＤＩ’・・・Ｄｆｉ′を出力
した後にロウレベルからハイレベルに変化スる。
次に出力データ制御信号Ｃが、ハイレベルがらロウレベ
ルに変化した場合、アントゲ−）Ａの出力０ＲＥＱは、
制御信号Ｃがハイレベルがらロウレヘルニ変化スるとと
もにハイレベルカラロウレベルに変化する。０ＲＥＱが
ロウレベルになるタイミングと、データＤＩ’・・・Ｄ
７′の出力終了のタイミングは、制御信号Ｃがアンドゲ
ートＡに入力し、０ＲＥＱを出力する間の時間と、制御
信号ＣがクロックバッファＢ１・・・Ｂ、、の各ゲート
に伝播し、データＤ ＋ ’・・・Ｄ。′の出力を終了
させる間の時間との比によるため、制月払％ｃがクロッ
クバ。
ルに変化した場合、アントゲ−）Ａの出力０ＲＥＱは、
制御信号Ｃがハイレベルがらロウレヘルニ変化スるとと
もにハイレベルカラロウレベルに変化する。０ＲＥＱが
ロウレベルになるタイミングと、データＤＩ’・・・Ｄ
７′の出力終了のタイミングは、制御信号Ｃがアンドゲ
ートＡに入力し、０ＲＥＱを出力する間の時間と、制御
信号ＣがクロックバッファＢ１・・・Ｂ、、の各ゲート
に伝播し、データＤ ＋ ’・・・Ｄ。′の出力を終了
させる間の時間との比によるため、制月払％ｃがクロッ
クバ。
ファのゲートに入力するまでの遅延時間を調整すること
により従来通り０ＲＥＱがハイレベルからロウレベルに
変化した後に、データＤＩ’・・・Ｄ１１′の出力を終
了することができる。
により従来通り０ＲＥＱがハイレベルからロウレベルに
変化した後に、データＤＩ’・・・Ｄ１１′の出力を終
了することができる。
以上説明したように、本実施例は一つの出力データ制御
信号の配線遅延により、他のタイミング信号を用いるこ
となしに、データ出力開始後に出力データリクエスト信
号をハイレベルに変化すせ、出力データリクエスト信号
をロウレベルニ変化した後に、データの出力を終了させ
ることが可能である。
信号の配線遅延により、他のタイミング信号を用いるこ
となしに、データ出力開始後に出力データリクエスト信
号をハイレベルに変化すせ、出力データリクエスト信号
をロウレベルニ変化した後に、データの出力を終了させ
ることが可能である。
以上説明したように本発明は、一つの出力データ制御信
号の遅延時間を利用して、データ出力開始後に出力デー
タリクエスト信号を出力することにより、他に特別なタ
イミング信号を用いることなく簡単な回路構成で、デー
タの受信側に０ＲＥＱ信号がロウレベルからハイレベル
に変化した時点には有効なデータを受信できるようにデ
ータを出力できる効果がある。
号の遅延時間を利用して、データ出力開始後に出力デー
タリクエスト信号を出力することにより、他に特別なタ
イミング信号を用いることなく簡単な回路構成で、デー
タの受信側に０ＲＥＱ信号がロウレベルからハイレベル
に変化した時点には有効なデータを受信できるようにデ
ータを出力できる効果がある。
第１図は、本発明の一実施例を示すブロック構成図、第
２図は第１図の具体的回路図、第３図は第２図の動作を
示すタイミング図、第４図は、本発明の他の実施例を示
すブロック構成図、第５図は、第４図の具体的な回路図
、第６図は、第５図の動作を示すタイミング図、第７図
（ａ）および（ｂ）はそれぞれ従来例を示す非同期式回
路図およびそのタイミング図、第８図（ａ）および（ｂ
）はそれぞれ他の従来例を示す同期式回路図およびタイ
ミング図である。 代理人 弁理士 内 原 晋 茅 舅 等 司 井 ム 図 ＄ ２ ＣＯ８） ｔｂ） ギ
２図は第１図の具体的回路図、第３図は第２図の動作を
示すタイミング図、第４図は、本発明の他の実施例を示
すブロック構成図、第５図は、第４図の具体的な回路図
、第６図は、第５図の動作を示すタイミング図、第７図
（ａ）および（ｂ）はそれぞれ従来例を示す非同期式回
路図およびそのタイミング図、第８図（ａ）および（ｂ
）はそれぞれ他の従来例を示す同期式回路図およびタイ
ミング図である。 代理人 弁理士 内 原 晋 茅 舅 等 司 井 ム 図 ＄ ２ ＣＯ８） ｔｂ） ギ
Claims (1)
- 第一の出力データ制御信号に呼応してデータを出力する
手段と、前記第一の出力データ制御信号に呼応して第二
の出力データ制御信号を生成する手段と、前記第一およ
び第二の出力データ制御信号に呼応してデータが出力中
であることを外部に知らせる信号を生成する手段とを具
備することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17580588A JPH0224758A (ja) | 1988-07-13 | 1988-07-13 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17580588A JPH0224758A (ja) | 1988-07-13 | 1988-07-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0224758A true JPH0224758A (ja) | 1990-01-26 |
Family
ID=16002547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17580588A Pending JPH0224758A (ja) | 1988-07-13 | 1988-07-13 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0224758A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559277A (en) * | 1978-07-05 | 1980-01-23 | Fujitsu Ltd | Information processor |
-
1988
- 1988-07-13 JP JP17580588A patent/JPH0224758A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559277A (en) * | 1978-07-05 | 1980-01-23 | Fujitsu Ltd | Information processor |
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