JPH0433407A - ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路内に内蔵されるラッチ回路に関
する。

［従来の技術］ 第５図（ａ）は従来のＲ−Ｓラッチ回路を示す回路図で
ある。

このＲ−Ｓラッチ回路は２個の２人力ＡＮＤゲ一）５１
．５２及び２個の２人力ＮＯＲゲート５３．５４により
構成されている。そして、ＡＮＤゲート５１．５２の一
方の入力端は夫々リセット端子７１及びセット端子７３
に接続されている。

また、このＡＮＤゲート５１．５２の他方の入力端はい
ずれもクロック端子７２に接続されている。

ＡＮＤゲート５１の出力端はＮＯＲゲート５３の一方の
入力端に接続されており、このＮＯＲゲート５３の他方
の入力端は′ＮＯＲゲート５４の出力端に接続されてい
る。また、ＡＮＤゲート５２の出力端はＮＯＲゲート５
４の一方の入力端に接続されており、このＮＯＲゲート
５４の他方の入力端はＮＯＲゲート５３の出力端に接続
されている。そして、ＮＯＲゲー）５３．５４の出力端
は夫々出力端子７４及び反転出力端子７５に接続されて
いる。

このように構成されたＲ−Ｓラッチ回路においては、セ
ット端子７３に入力されるセット信号ＳがＨレベルのと
きに、出力端子７４に出力される出力信号ＱはＨレベル
になり、反転出力端子７５に出力される反転出力信号Ｑ
はＬレベルになる。

そして、この状態はリセット端子７１に入力されるリセ
ット信号ＲがＨレベルになるまで保持され、リセット信
号ＲがＨレベルになると、出力信号ＱはＬレベルになり
、反転出力信号ＱはＨレベルになる。なお、出力信号Ｑ
及び反転出力信号Ｑの信号反転はクロック信号ＣＬＫの
立上りに同期して行なわれる。

このラッチ回路において、ＡＮＤＮＯゲート及びＮＯＲ
ゲート５３からなる複合ゲート並びにＡＮＤＮＯゲート
及びＮＯＲゲート５４からなる複合ゲートは、いずれも
リセット端子７１又はセット端子７３から伝搬するスパ
イクによる回路の誤動作を防止するためのスパイク除去
ゲートである。

第６図（ａ）は従来の他のＲ−Ｓラッチ回路を示す回路
図である。

このＲ−Ｓラッチ回路は２個の２人力ＯＲゲート５１ａ
＋　５２ａ及び２個の２人力ＮＡＮＤゲー）５３ａ、５
４ａにより構成されている。

このラッチ回路はリセット端子７６、クロック端子７７
及びセット端子７８に入力される負論理の信号により動
作するものであり、その基本的な構成及び動作は、第５
図に示すラッチ回路と同様である。つまり、第６図（ａ
）において符号５１ａ＋５２ａで示すＯＲゲート及び符
号５３ａ、５４ａで示すＮＡＮＤゲートは、夫々第５図
（ａ）において符号５１．５２で示すＡＮＤゲート及び
符号５３．５４で示すＮＯＲゲートに対応している。

このＲ−Ｓラッチ回路は、負論理で動作すること以外は
、第５図（ａ）に示すラッチ回路と同様に動作する。即
ち、セット端子７８に入力されるセット信号ＳがＬレベ
ルになると、出力端子７４に出力される出力信号ＱはＨ
レベルになり、反転出力端子７５に出力される反転出力
信号ＱはＬレベルになる。この状態はリセット端子７６
に入力されるリセット信号ＲがＬレベルになるまで保持
され、リセット信号ＲがＬレベルになると、出力信号Ｑ
はＬレベル、反転出力信号ＱはＨレベルになる。なお、
入力信号Ｑ及び反転出力信号Ｑの信号反転は、クロック
信号ＣＬＫの立下りに同期して行なわれる。

このラッチ回路において、ＯＲゲー）５１ａ及びＮＡＮ
Ｄゲート５３ａからなる複合ゲート並びにＯＲゲート５
２ａ及びＮＡＮＤゲート５４ａからなる複合ゲートは、
リセット端子７６又はセット端子７８から伝搬するスパ
イクによる回路の誤動作を防止するためのスパイク除去
ゲートである。

第７図（ａ）は従来の立下りエツジ単相スタティックＤ
フリップフロップ構成のＤラッチ回路を示す回路図であ
る。

入力端子７９はＡＮＤゲート６２の一方の入力端に接続
されていると共に、インバータ６１を介してＡＮＤゲー
ト６３の一方の入力端に接続されている。ＡＮＤゲート
６２．８３の他方の入力端は、いずれもクロック端子７
２に接続されている。

ＮＯＲゲート６４の一方の入力端にはＡＮＤゲート６２
の出力端が接続されており、他方の入力端はＮＯＲゲー
ト６５の出力端に接続されている。

また、ＮＯＲゲート６５の一方の入力端にはＡＮＤゲー
ト６３の出力端が接続されており、他方の入力端はＮＯ
Ｒゲート６４の出力端に接続されている。

ＮＯＲゲート６４の出力端はＯＲゲート６θの一方の入
力端に接続されており、このＯＲゲート６６の他方の入
力端はクロック端子７２に接続されている。これと同様
に、ＮＯＲゲート６５の出力端はＯＲゲート６７の一方
の入力端に接続されており、このＯＲゲート６７の他方
の入力端はクロック端子７２に接続されている。

また、ＮＡＮＤゲート６８の一方の入力端にはＯＲゲー
ト６６の出力端が接続されており、このＮＡＮＤゲート
６８他方の入力端はＮＡＮＤゲート６９の出力端に接続
されている。そして、ＮＡＮＤゲート６θの一方の入力
端にはＯＲゲート６７の出力端が接続されており、この
ＮＡＮＤゲート６９他方の入力端はＮＡＮＤゲート６８
の出力端に接続されている。このＮＡＮＤゲート６８及
び６９の出力端は夫々出力端子７４及び反転出力端子７
５に接続されている。

このＤラッチ回路においては、入力端子７９に入力され
た信号がクロック端子７２に入力されたクロック信号Ｃ
ＬＫの立下りに同期して出力端子７４に出力される。

このＤラッチ回路において、ＡＮＤゲート６２゜６３と
ＮＯＲゲー）６４．８５とからなる各複合ゲートは、入
力端子７９から伝搬するスパイクによる回路の誤動作を
防止するためのスパイク除去ゲートである。

第８図（ａ）は従来の立上りエツジ単相スタティックＤ
フリップフロップ構成のＤラッチ回路を示す回路図であ
る。

このＤラッチ回路は第７図（ａ）に示すＤラッチ回路と
略々同様に構成されている。即ち、第８図（ａ）におい
て符号６２ａ、８３ａで示すＯＲゲート、符号６４　ａ
　＋　６５　ａで示すＮＡＮＤゲート、符号６６ａ、８
７ａで示すＡＮＤゲート及び符号６８　ａ　＋　８９ａ
で示すＮＯＲゲートは、夫々第７図（ａ）において符号
６２．８３で示すＡＮＤゲート、符号６４．６５で示す
ＮＡＮＤゲート、符号６６．６７で示すＯＲゲート及び
符号６８゜６９で示すＮＡＮＤゲートに対応している。

そして、このＤラッチ回路は、クロック端子７２に入力
されるクロック信号ＣＬＫの立上りに同期して動作する
。

このＤラッチ回路において、ＯＲゲート６２ａ。

６３ａとＮＡＮＤゲー）　６４　ａ　＋　　８５　ａと
からなる各複合ゲートは、入力端子７９から伝搬するス
パイクによる回路の誤動作を防止するためのスパイク除
去ゲートである。

［発明が解決しようとする課題］ しかしながら、上述した従来のラッチ回路においては、
スパイク除去ゲートに入力されるクロック信号ＣＬＫ　
（又はＣＬＫ）が反転する直前にデータ入力信号（リセ
ット信号Ｒ，Ｒ，セット信号Ｓ、Ｓ又は入力信号Ｄ）が
反転すると、ラッチ回路の出力信号Ｑ及び反転出力信号
Ｑにスパイクが発生し、このスパイクのためにラッチ回
路の後段に接続された回路が誤動作するという問題点が
ある。

第５図（ｂ）は第５図（ａ）に示すＲ−Ｓラッチ回路の
動作を示すタイミングチャート図である。

例えば、クロック端子７２に入力されたクロック信号Ｃ
ＬＫがＨレベルからＬレベルに反転する直前にセット端
子７３に入力されたセット信号ＳがＬレベルからＨレベ
ルに反転すると、ＡＮＤＮＯゲートの出力Ｓ３にはスパ
イクが発生する。このスパイクはＮＯＲゲート５４を通
過するため、出力信号Ｑにもスパイクが発生する。

第６図（ｂ）は第６図（ａ）に示すＲ−８ラッチ回路の
動作を示すタイミングチャート図である。

例えば、クロック端子７７に入力されたクロック信号Ｃ
ＬＫがＬレベルからＨレベルに反転する直前にセット端
子７８に入力されたセット信号ＳがＨレベルからＬレベ
ルに反転すると、ＯＲゲート５２ａの出力Ｓ４にはスパ
イクが発生する。このスパイクはＮＡＮＤゲート５４ａ
を通過するため、出力信号Ｑにもスパイクが発生する。

第７図（ｂ）は第７図（ａ）に示すＤラッチ回路の動作
を示すタイミングチャート図である。例えば、クロック
端子７２に入力されたクロック信号ＣＬＫがＨレベルか
らＬレベルに反転する直前に、入力端子７９に入力され
た入力信号りがＬレベルからＨレベルに反転すると、Ａ
ＮＤゲート６２の出力Ｄ　Ｉにスパイクが発生する。こ
のスパイクはＮＯＲゲート６４を通過するため、ＮＯＲ
ゲート６４の出力ｑにもスパイクが発生する。このスパ
イクはゲートを通過することにより遅延するため、スレ
イブ側のフリップフロップを通過する。

即ち、ＯＲゲート６６の出力Ｄ２にもスパイクが発生し
、このスパイクはＮＡＮＤゲート６８を通過するため、
出力信号Ｑにスパイクが発生する。

第８図（ｂ）は第８図（ａ）に示すＤラッチ回路の動作
を示すタイミングチャート図である。例えば、クロック
端子７２に入力されたクロック信号ＣＬＫがＬレベルか
らＨレベルに反転する直前に入力端子７９に入力された
入力信号りがＨレベルからＬレベルに反転すると、ＯＲ
ゲート６２ａの出力Ｄ１にスパイクが発生する。このス
パイクはＮＡＮＤゲート８４ａを通過するため、ＮＡＮ
Ｄゲート６４ａの出力ｑにもスパイクが発生する。

そして、スパイクはゲートを通過することにより遅延す
るため、スレイブ側のフリップフロップを通過する。即
ち、ＡＮＤゲー）６６ａの出力Ｄ２にもスパイクが発生
し、このスパイクはＮＯＲゲート６８ａを通過するため
、出力信号Ｑにスパイクが発生する。

このように、従来のラッチ回路においては、クロック信
号が反転する直前にデータ入力信号の信号レベルが反転
した場合に、出力信号にスパイクが発生するため、後段
の回路の誤動作を招来しやすいという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
データ入力信号及びクロック信号の信号反転のタイミン
グによるスパイクの発生を回避でき、後段の回路の誤動
作を確実に防止することができるラッチ回路を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明に係るラッチ回路は、クロック信号を入力してこ
のクロック信号のレベルが反転する前に制御クロックパ
ルスを発生する制御用クロック発生部と、データ入力信
号を入力し前記制御クロックパルスに基づいて前記デー
タ入力信号を前記クロック信号のレベルが反転するまで
の時間遅延させるデータ入力制御部と、このデータ入力
制御部の出力を保持するデータ記憶部とを有することを
特徴とする。

［作用コ 本発明においては、制御用クロック発生部からクロック
信号の立上り又は立下りのレベル反転の前に制御クロッ
クパルスが出力される。データ入力制御部はこの制御ク
ロックパルスにより、データ入力信号を遅延させて出力
する。

つまり、スパイクが発生する可能性があるのは、前述し
たように、クロック信号が立上がる直前又は立下がる直
前だけである。そこで、本発明においては、このスパイ
クが発生する可能性があるときに入力されたデータ入力
信号をデータ入力制御部において遅延させ、クロック信
号が完全に反転した後に記憶部に入力する。これにより
、スパイクの発生を回避することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）は本発明の第１の実施例に係るラッチ回路
を示す回路図である。このラッチ回路はデータ入力制御
部１、クロック発生部２及びデータ記憶部３により構成
されている。

クロック発生部２は、バッファ４．２人力ＮＯＲゲート
５及びインバータ６により構成されている。このＮＡＮ
Ｄゲート５の一方の入力端はクロック端子２１に接続さ
れており、他方の入力端はバッファ４を介してクロック
端子２１に接続されている。そして、ＮＡＮＤゲート５
の出力端は、直接及びインバータ６を介してデータ入力
制御部１の選択用ゲート７．８に接続されている。

データ入力制御部１は２人力ＯＲゲート１０と、バッフ
ァ９及び選択用ゲート７．８とにより構成されている。

ＯＲゲート１０の一方の入力端はバッファ９及び選択用
ゲート７を介して入力端子２０に接続されている。また
、ＯＲゲート１０の他方の入力端は選択用ゲート８を介
して入力端子２０に接続されている。そして、選択用ゲ
ート７はクロック発生部２のインバータ６の出力により
オン−オフ動作するようになっており、選択用ゲート８
はクロック発生部２のＮＡＮＤゲート５の出力によりオ
ン−オフ動作するようになっている。

データ記憶部３は第７図（ａ）に示す立下りエツジ単相
スタティックＤフリップフロップ構成のラッチ回路と同
様に構成されており、第１図（ａ）において符号１１で
示すインバータ、符号１２゜１３で示すＡＮＤゲート、
符号１４．１５で示すＮＯＲゲート、符号１６．１７で
示すＯＲゲート及び符号１８．１９で示すＮＡＮＤゲー
トは、夫々第７図（ａ）において符号６１で示すインバ
ータ、符号８２．８３で示すＡＮＤゲート、符号６４．
６５で示すＮＯＲゲート、符号６６．８７で示すＯＲゲ
ート及び符号ｅｓ、ｅｅで示すＮＡＮＤゲートに対応し
ている。

第１図（ｂ）は本実施例回路の動作を示すタイミングチ
ャート図である。

クロック端子２１には所定の周期でレベルが反転するク
ロック信号ＣＬＫが入力される。このクロック信号ＣＬ
Ｋはバッファ４を通過するときに遅延され、このバッフ
ァ４から遅延クロック信号ＣＬＫ２として出力される。

ＮＡＮＤゲート５の入力端にはクロック信号ＣＬＫ及び
遅延クロック信号ＣＬＫ２が入力される。従って、ＮＡ
ＮＤゲート５からは、通常Ｈレベルであり、クロック信
号ＣＬＫが立下りる直前にＬレベルとなる制御クロック
信号ＣＬＫＩが出力される。

入力端子２０に入力された入力信号りは、制御クロック
信号ＣＬＫ１がＨレベルのときは選択用ゲート８を介し
てＯＲゲート１０に入力される。

そして、データ記憶部３は、このＯＲゲート１０の出力
Ｄ３をクロック信号ＣＬＫの立下りと同期させて記憶す
る。

ところで、本実施例回路においては、クロック信号ＣＬ
ＫがＨレベルからＬレベルに反転する直前は、選択用ゲ
ート７がオン状態であり、選択用ゲート８がオフ状態で
ある。このため、クロック信号ＣＬＫがＨレベルからＬ
レベルに反転する直前に、入力信号りがＬレベルからＨ
レベルに反転すると、この入力信号りはバッファ９によ
り遅延されてＯＲゲート１０に入力される。つまり、Ｏ
Ｒゲート１０の出力Ｄ３は入力信号りよりもバッファ９
の遅延時間だけ遅れてＬレベルからＨレベルに反転する
。このＯＲゲート１０の出力Ｄ３が反転するタイミング
はクロック信号ＣＬＫの立下りのタイミングから十分に
遅れている。従って、データ記憶部３のＡＮＤＮＯゲー
トの出力Ｄ１、ＮＯＲゲート１４の出力ｑ及びＯＲゲー
ト１６の出力Ｄ２にはスパイクが発生せず、出力信号Ｑ
にもスパイクが発生しない。

第２図（ａ）は本発明の第２の実施例に係るラッチ回路
を示す回路図である。このラッチ回路も、データ入力制
御部１、クロック発生部２及びデータ記憶部３により構
成されている。この実施例が第１の実施例と異なる点は
記憶部３が立上りエツジ単相スタティックＤフリップフ
ロップにより構成されている点にある。従って、データ
入力制御部１及びクロック発生部２が負論理構成になっ
ている。

クロック発生部２は、１個の２人力ＮＯＲゲー）５ａと
バッファ４及びインバータ６とにより構成されており、
このＮＯＲゲー）５ａの一方の入力端はクロック端子２
１に直接接続されており、他方の入力端はバッファ４を
介してクロック端子２１に接続されている。また、この
ＮＯＲゲート５ａの出力はデータ入力制御部１の選択用
ゲート８に直接接続されていると共に、インバータ６を
介して、データ入力制御部１の選択用ゲート７に接続さ
れている。

データ入力制御部１は、１個の２人力ＡＮＤゲ−）１０
ａと、２個の選択用ゲート７．８及びバッファ９とによ
り構成されている。そして、ＡＮＤゲー１−１０ａの一
方の入力端は選択用ゲート８を介して入力端子２０に接
続されており、他方の入力端はバッファ９及び選択用ゲ
ート７を介して入力端子２０に接続されている。

データ記憶部３は、第８図（ａ）に示すラッチ回路と同
様に構成されており、第２図（ａ）において符号１１で
示すインバータ、符号１２ａ、１３ａで示すＯＲゲート
、符号１４ａ、１５ａで示すＮＡＮＤゲート、符号１８
　ａ、　　１７　ａで示すＡＮＤゲート及び符号１８　
ａ＋　　１９　ａで示すＮＯＲゲートは、夫々第８図（
ａ）において符号６１で示すインバータ、符号８２ａ、
８３ａで示すＯＲゲート、符号８４　ａ、　６５　ａで
示すＮＡＮＤゲート、符号６６ａ、８７ａで示すＡＮＤ
ゲート及び符号８８　ａ　＋　６９　ａで示すＮＯＲゲ
ートに対応している。

第２図（ｂ）は本実施例回路の動作を示すタイミングチ
ャート図である。

クロック端子２１には所定の周期でレベルが反転するク
ロック信号ＣＬＫが入力される。このクロック信号ＣＬ
Ｋはバッファ４を通過するときに遅延され、このバッフ
ァ４から遅延クロック信号ＣＬＫ２として出力される。

ＮＯＲゲー）５ａの入力端にはクロック信号ＣＬＫ及び
遅延クロック信号ＣＬＫ２が入力される。従って、ＮＯ
Ｒゲー）５ａからは、通常Ｌレベルであり、クロック信
号ＣＬＫが立上がる直前にＨレベルとなる制御クロック
信号ＣＬＫＩが出力される。

入力端子２０に入力された入力信号りは、制御クロック
信号ＣＬＫＩがＬレベルのときは選択用ゲート８を介し
てＡＮＤゲート１０ａに入力される。そして、データ記
憶部３は。このＡＮＤゲー）１０ａの出力Ｄ３をクロッ
ク信号ＣＬＫと同期させて記憶する。

ところで、本実施例回路においては、クロック信号ＣＬ
ＫがＬレベルからＨレベルに反転する直前は、選択用ゲ
ート７がオン状態であり、選択用ゲート８がオフ状態で
ある。このため、クロック信号ＣＬＫがＬレベルからＨ
レベルに反転する直前に、入力信号りがＨレベルからＬ
レベルに反転すると、この入力信号りはバッファ９によ
り遅延されてＡＮＤゲート１０ａに入力される。つまり
、ＡＮＤゲー）１０ａの出力Ｄ３は入力信号りよりもバ
ッファ９の遅延時間だけ遅れてＨレベルからＬレベルに
変化する。このＡＮＤゲート１０ａの出力Ｄ３が反転す
るタイミングは、クロック信号ＣＬＫの立上りのタイミ
ングから十分に遅れているため、スパイクの発生が回避
される。従って、データ記憶部３のＯＲゲート１２ａの
出力Ｄ１、ＮＡＮＤゲート１４ａの出力ｑ及びＡＮＤゲ
ート１８ａの出力Ｄ２にもスパイクは発生せず、出力信
号Ｑにもスパイクは発生しない。

第３図（ａ）は本発明をクロックドＲ−Ｓラッチ回路に
適用した第３の実施例に係るラッチ回路を示す回路図で
ある。このラッチ回路は、２個のデータ入力制御部１ａ
ｔｌｂｓクロツク発生部２及びデータ記憶部３により構
成されている。

クロック発生部２は第１の実施例のラッチ回路のクロッ
ク発生部と同様に構成されているため、第３図（ａ）に
おいて第１図（ａ）と同一物には同一符号を付してその
詳しい説明は省略する。

データ入力制御部１ａは、第１の実施例のラッチ回路の
データ入力制御部と同様に、１個の２人力ＯＲゲート４
２と、２個の選択用ゲート３９゜４０及び１個のバッフ
１４１とにより構成されている。そして、このＯＲゲー
ト４２の一方の入力端はバッファ４１及び選択用ゲート
３９を介してリセット端子２４に接続されており、他方
の入力端は選択用ゲート４０を介してリセット端子２４
に接続されている。

データ入力制御部１ｂも、データ入力制御部１ａと同様
に、１個の２人力ＯＲゲート４８と、２個の選択用ゲー
）４３．４４及び１個のバッファ４５とにより構成され
ている。そして、このＯＲゲート４６の一方の入力端は
バッファ４５及び選択用ゲート４３を介してセット端子
２５に接続されて諮り、他方の入力端は選択用ゲート４
４を介してセット端子２５に接続されている。そして、
このＯＲゲート４２．４８の出力端は、夫々記憶部３ａ
のＡＮＤＮＯゲート、４８の入力端に接続されている。

データ記憶部３ａは、第５図（ａ）に示すラッチ回路と
同様に構成されている。即ち、第３図（ａ）において符
号４７．４８で示すＡＮＤゲート及び符号４９．５０で
示すＮＯＲゲートは、夫々第５図（ａ）において符号５
１．５２で示すＡＮＤゲート及び符号５３．５４で示す
ＮＯＲゲートに対応している。

第３図（ｂ）は本実施例回路の動作を示すタイミングチ
ャート図である。

クロック発生部２のＮＡＮＤゲート５からは、第１の実
施例において説明したように、通常Ｈレベルであり、ク
ロック信号ＣＬＫがＨレベルからＬレベルに立下がる直
前にＬレベルになる制御クロック信号ＣＬＫＩが出力さ
れる。

セット端子２５に入力されたセット信号Ｓは、制御クロ
ック信号ＣＬＫＩがＨレベルのときは選択用ゲート４４
を介してＯＲゲート４６に入力される。そして、データ
記憶部３ａは、このＯＲゲート４６の出力Ｓ２がＨレベ
ルになると、クロック信号ＣＬＫの立上りに同期して、
出力端子２２から出力される出力信号ＱをＨレベルにし
、反転出力端子２３から出力される反転出力信号ＱをＬ
レベルにする。

ところで、本実施例回路においては、クロック信号ＣＬ
ＫがＨレベルからＬレベルに反転する直前は、選択用ゲ
ー）３９．４３がオン状態であり、選択用ゲート４０．
４４がオフ状態である。このため、クロック信号ＣＬＫ
がＨレベルからＬレベルに反転する直前に、セット信号
ＳがＬレベルからＨレベルに反転すると、このセット信
号Ｓはバッファ４５により遅延されてＯＲゲート４６に
入力される。即ち、ＯＲゲート４６の出力ｓ２はセット
信号Ｓよりもバッファ４５の遅延時間だけ遅れてＬレベ
ルからＨレベルに反転する。このＯＲゲート４６の出力
Ｓ２が反転するタイミングはクロック信号ＣＬＫの立下
りのタイミングから十分に遅れているため、記憶部３ａ
のＡＮＤゲート４８の出力Ｓ１にはスパイクが発生しな
い。従って、出力信号Ｑ及び反転出力信号Ｑにもスパイ
クが発生しない。

これと同様に、リセット信号Ｒがクロック信号ＣＬＫの
立下りのタイミングに入力された場合も、データ入力制
御部１ａにバッファ４１が設けられているため、出力信
号Ｑ及び反転出力信号Ｑにスパイクが発生することを防
止できる。

第４図（ａ）は本発明の第４の実施例に係るラッチ回路
を示す回路図である。このラッチ回路も、２個のデータ
入力制御部１ａｓｌｂｓクロツク発生部２及びデータ記
憶部３により構成されている。

このラッチ回路が第３の実施例と異なる点は回路が負論
理構成となっていることにある。従って、データ入力制
御部１ａ、ｌｂ及びクロック発生部２が負論理構成にな
っている。

本実施例に係るラッチ回路のクロック発生部２は、第２
の実施例のラッチ回路のクロック発生部と同様に構成さ
れているため、第４図（ａ）において第２図（ａ）と同
一物には同一符号を付してその詳しい説明は省略する。

また、データ入力制御部ｉａ＊ｔｂは第３の実施例にお
けるＯＲゲート４２．４８がＡＮＤゲート４２　ａ　＋
　　４８　ａに変更されたものである。

更に、データ記憶部３ａは第６図（ａ）に示すラッチ回
路と同様に構成されており、第４図（ａ）において符号
４７ａ＋　　４８ａで示すＯＲゲート及び符号４９ａ、
５０ａで示すＮＡＮＤゲートは、夫々第６図（ａ）にお
いて符号５１ａ、５２ａで示すＯＲゲート及び符号５３
ａ、５４ａで示すＮＡＮＤゲートに対応している。

第４図（ｂ）は本実施例回路の動作を示すタイミングチ
ャート図である。

クロック発生部２のＮＯＲゲート５ａからは、第２の実
施例において説明したように、通常Ｌレベルであり、ク
ロック信号ＣＬＫがＬレベルからＨレベルに立上がる直
前にＨレベルになる制御クロック信号ＣＬＫＩが出力さ
れる。

セット端子２５ａに入力されたセット信号Ｓは、制御ク
ロック信号ＣＬＫＩがＬレベルのときは選択用ゲート４
４を介してＡＮＤゲー）４６ａに入力される。そして、
データ記憶部３ａは、このＡＮＤＮＯゲート５ａ力Ｓ２
がＨレベルがらしレベルになったときに、出力端子２２
−出方される出力信号ＱをＨレベルにし、反転出力端子
２３に出力される反転出力信号ｉをＬレベルにする。

ところで、本実施例回路においては、クロック信号ＣＬ
ＫがＬレベルからＨレベルに反転する直前は選択用ゲー
）３９．４３がオン状態になり、選択用ゲー）４０．４
４がオフ状態になる。このため、クロック信号ＣＬＫが
ＬレベルからＨレベルに反転する直前に、セット信号Ｓ
がＨレベルからＬレベルに反転すると、このセット信号
Ｓはバッファ４５により遅延されてＡＮＤＮＯゲート５
ａ力される。即ち、ＡＮＤゲー）４８ａの出力Ｓ２はセ
ット信号Ｓよりもバッファ４６の遅延時間だけ遅れて、
ＨレベルからＬレベルに反転する。

このＡＮＤゲー）４８ａの出力Ｓ２が反転するタイミン
グはクロック信号ＣＬＫの立上りの夕・ｆミングから十
分に遅れているため、記憶部３ａのＯＲゲー）４８ａの
出力Ｓ１には、スパイクが発生しない。従って、出力信
号Ｑ及び反転出力信号τにもスパイクは発生しない。

これと同様に、リセット信号Ｒがクロック信号ＣＬＫの
立上りのタイミングに入力された場合も、データ入力制
御部１ａにバッファ４１が設けられているため、出力信
号Ｑ及び反転出力信号Ｑにスパイクが発生することを防
止できる。

［発明の効果コ 以上説明したように本発明によれば、クロック信号の立
上り又は立下りの直前に入力されたデータ入力信号は、
データ入力制御部においてクロック信号が完全に反転す
るまで遅延された後、記憶部に入力されるから、ラッチ
回路の出力にスパイクが発生することを回避できる。こ
のため、本発明に係るラッチ回路は、後段に接続される
回路の誤動作を防止するできるという効果を奏する。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例に係るラッチ回路
を示す回路図、第１図（ｂ）は同じくその動作を示すタ
イミングチャート図、第２図（ａ）は本発明の第２の実
施例に係るラッチ回路を示す回路図、第２図（ｂ）は同
じくその動作を示すタイミングチャート図、第３図（ａ
）は本発明の第３の実施例に係るラッチ回路を示す回路
図、第３図（ｂ）は同じくその動作を示すタイミングチ
ャート図、第４図（ａ）は本発明の第４の実施例に係る
ラッチ回路を示す回路図、第４図（ｂ）は同じくその動
作を示すタイミングチャート図、第５図（ａ）は従来の
Ｒ−Ｓラッチ回路を示す回路図、第５図（ｂ）は同じく
その動作を示すタイミングチャート図、第６図（ａ）は
従来の他のＲ−Ｓラッチ回路を示す回路図、第６図（ｂ
）は同じくその動作を示すタイミングチャート図、第７
図（ａ）は従来のＤラッチ回路を示す回路図、第７図（
ｂ）は同じくその動作を示すタイミングチャート図、第
８図（ａ）は従来の他のＤラッチ回路を示す回路図、第
８図（ｂ）は同じくその動作を示すタイミングチャート
図である。 Ｌ　　ｌａ、ｉｂ；データ入力制御部、２；クロック発
生部、３；データ記憶部、４，９４１．４５；バッファ
、５．１４ａ、１５ａ＋　　ＩＥＬ　　１９゜４９ａ＋
　５０ａ＋　　５３ａ、５４ａ、６４ａ＋　６５ａ、６
Ｂ、６９；ＮＡＮＤゲート、ｅ、ｔ　１．ｅｌ；インバ
ータ、７，８，３９，４０．４３，４４；選択用ゲート
、１０ｒ　　１２　ａｌ　　１３　ａｌ　　ｌ　６＋１
７＋　　４２＋　　４Ｌ　　４７ａ＋　　４８ａ５１ａ
、５２ａ＋　　Ｅ３２ａ＋　　８３ａ、ｅｅ、ｅ’７　
；ＯＲゲート、１０ａ、　　１２ｙ　　１３＋　　ｌｅ
ａ、　　１７ａ＋　　４２ａ。 ４８ａ＋　　４７＋　　４Ｌ　　５Ｌ　　５２＋　　６
２＋　　６３＋６６　ａ　＊　　８７　ａ　：　Ａ　Ｎ
　Ｄゲート、５ａ、　１４＋　　１５＋　　１８ａ、　
　１９ａ、４θ、５０，５３．５４゜６Ｃ６５，８８ａ
＋　　８９ａ；ＮＯＲゲート、２０．７９；入力端子、
２Ｌ　２１ａ、７２＋　７７；クロック端子、２２，７
４；出力端子、２３゜７５；反転出力端子、２４＋　　
２４ａ＋　、７　Ｌ　７８；リセット端子、２５＋　２
５ａ＋　７３．７８；セット端子 ７日　’Ｊｔットシｌ１１ ７２！　クロック端子 ７３−　ｔット可６子 ７４−出ｎ端子 でｈｒｊ、触山７］鴻子

Claims (1)

【特許請求の範囲】
1. （１）クロック信号を入力してこのクロック信号のレベ
   ルが反転する前に制御クロックパルスを発生する制御用
   クロック発生部と、データ入力信号を入力し前記制御ク
   ロックパルスに基づいて前記データ入力信号を前記クロ
   ック信号のレベルが反転するまでの時間遅延させるデー
   タ入力制御部と、このデータ入力制御部の出力を保持す
   るデータ記憶部とを有することを特徴とするラッチ回路
   。