JPH01241950A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、高能率コーデック（ＣＯＤＥＣ）に用いられる
ディジタル信号処理ＬＳＩ内部で使用するインタフェー
ス回路に関し、 データ転送効率の向上を図ることを目的とし、入力側線
路に並列に接続されて人力データが書き込まれ、又は読
み出される第１のレジスタ、第２のレジスタと、入力す
る制御信号に対応して該第１のレジスタ、又は第２のレ
ジスタをセレクトし。

該セレクトさたレジスタからのデータを出力側線路に送
出するセレクト手段と、人力する同期信号及びクロック
を利用して該第１のレジスタと第２のレジスタとが共に
空の場合には予め定められたレジスタにクロックを加え
るが２以後は該第１のレジスタ、第２のレジスタに交互
にクロックを加えると共に、該第１のレジスタ、第２の
レジスタの内容が交互に該出力側線路に送出される様な
該制御信号を送出する制御手段とを有する様に構成する
。

〔産業上の利用分野〕

本発明は例えば、高能率コーデック（ＣＯＤＩＥＣ）で
用いられるディジクル信号演算部で使用するインタフェ
ース回路に関するものである。

通常、高能率ＣＯＤ［ｉＣは第６図に示す様にＩ’ＣＭ
−ＣＯＤＥＣｉｌ　、　　インタフェースＬＳＩ部１２
．ディジタル信号処理部（ＤＳＰ）１３及びＲＡＭ　１
４から構成されている。

さて、この高能率ＧＯＤＥＣに入力した音声などのアナ
ログ信号はＰＣＭ−Ｃ０ＤＩＥＣ１１を通った後、ディ
ジタル信号処理部１３て所定の符号アルゴリスムに従っ
て演算処理され、インタフェースＬＳＩ部１２から伝送
路に送出される。尚、復号化についてはこの逆の処理が
行われる。

ここで、本発明のインタフェース回路はディジタル信号
処理部１３とＰＣＭ−Ｃ０ＤＥＣ１１とのインクフェー
スに用いられるが、１フレーＪ・の全データを書き込め
、又は読み出してから５次の１フレームのデータの書き
込み、又は読み出しが開始される迄に時間的余裕が充分
にあることが要求される。

尚、ディジタル信号演算部の入力側に設けられるインタ
フェース回路は入力する直列データを並列データに変換
して送出し、出力側に設けられるインタフェース回路は
入力する並列データを直列データに変換して送出する。

又、インタフェース回路としては１フレーム前のデータ
を蓄えておかなりればならないが、データ転送効率の向
上を図ることが必要である。

〔従来の技術〕

第７図は従来例のブロック図で、第７図（ａ＋は・イン
タフェース回路のブロック図（出力側）、第７図（ｂｌ
は第７図（ａ）の中の制御回路のブロック図を、第８図
は第７図の動作説明図を示す。以下、第８図を参照して
第７図の動作を説明する。

先ず、第７図（ｂ）のへＮＤゲ　１−２１には外部から
のシステムクロックとロード信号とが加えられており、
　ｉ＆−Ｈが１１　レベルの時だけシステムクロックか
書き込みクロック（以下Ｗ−ＣＫと省略する）としてＡ
ＮＤゲート２１から第７図（−１）の＃ｌレジスタ１５
に加えられるので、内部ハスから入力した並列データが
Ｉｌｌレジスタに書き込まれる（第８Ｍ−■、■、■参
照）。

次に、入力した第８図−■に示す同期信号はインバータ
２３を介してカウンタ２９をリセットすると共に、微分
回路２２で立上り点が検出され、この立上り検出パルス
はインバータ２４で反転され、ランチ２６のＳ端子に加
えられるので、ここから１１　レベルが出力してＡＮＤ
ゲート２７がオンになる。この為、第８図−■に示す読
み出しクロック（以下、　Ｒ−ＣＫと省略する）がセレ
クタ２８とカウンタ２９に加えられる。

ここで、セレクタ２８は同期信号がＨレー・ルの時にａ
側を、Ｌレベルの時にｂ側をセレクトするので、第８図
−■、■に示す様に同期信号が１ルベルの間だけシステ
ムクロックがセレクタ２８から出力される。

又、上記の様に同ｊｌｌ信号を利用してリセ・ノドされ
たカウンタ２９は入力したｌ７−ＣＫを初期値からカウ
ントし５例えば４カウントするとキャリーを送出して動
作を停止するが、ごのキャリーの変化点を微分回路２２
“で検出し、インバータ２５で反転したものをＲ端子に
加えてランチを復旧させてＡＮＤす１−２７をオフにす
るので、第８図−■に示す様に４ビツトのＲ−ＣＫがセ
レクタ８から出力される。

さて、１１ルジスタ１５から転送されて＋１２レジスク
１６に蓄えられている並列データは最初の１ビットは第
８図−■のシステムクロックで読み出されるが、残りの
ピントはＲ−ＣＫを用いて読み出される。

尚、＃２レジスタ１６に蓄えられているデータが逐次、
読み出されてこのレジスタが空になった時にカウンタ２
９からキー１−リ−が送出されるので、インバータ２５
の出力を利用して生成したＷ−ＣＫを用いてＨｌレジス
タからｌ１２レジスタへのデータ転送が行われる。

〔発明が解決しようとする課題〕

ここで、＃ルジスタ１５から＃２レジスタ１６への転送
は上記の様にカウンタ２９からの出力が送出された時に
行われるので、＃２レジスタ１６が空になっている時は
データの転送が遅れ、データ転送効率が低下すると云う
問題がある。本発明はデータ転送効率の向上を目的とす
る。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、３，４は入力側線路に並列に接続されて入力デー
タが書き込まれ、又は読み出される第１のレジスタ、第
２のレジスタで、６は入力する制御信号に対応して該第
１のレジスタ、又は第２のレジスタをセレクトシ、該セ
レクトさたレジスタからのデータを出力側線路に送出す
るセレクト手段である。

又、５は入力する同期信号及びクロックを利用して該第
１のレジスタと第２のレジスタとが共に空の場合には予
め定められたレジスタにクロックを加えるが、以後は該
第１のレジスタ、第２のレジスタに交互にクロックを加
えると共に、該第１のレジスタ、第２のレジスタの内容
が交互に該出力側線路に送出される様な該制御信号を送
出する制御手段である。

〔作用〕

本発明は第１のレジスタ３と第２のレジスタ４とを入力
側線路に並列接続し、制御手段５からの制御信号により
２つのレジスタが共に空の時は予め定められたレジスタ
にクロックを加えるが、以後は第Ｉのレジスタ、又は第
２のレジスタに交互にクロックを加えると共に、第１の
レジスタ、第２のレジスタの内容が交互に出力側線路に
送出される様にした。

これにより、２つのレジスタが空の時は直ちにデータが
定められたレジスタに書き込まれ、出力側線路に送出さ
れるのでデータ転送効率の向上が図られる。

〔実施例〕

第２図は実施例のブロック図、第３図は第２図の動作説
明図を示す。ここで、第３図の左側の符号は第２図中の
同じ符号の部分の波形を示す。

又、＃ルジスタ３１は第１のレジスタ３の構成部分、１
１２レジスタ４１は第２のレジスタ４の構成部分、フリ
ップフロップ５１．カウンタ５２．フラグ設定器５３．
インバータ５１“、５２°、　５２”、　５３“。

５３”、ＡＮＤゲー）５４．５５．　ＯＲゲ−）５６．
５７は制御回路５の構成部分、ＡＮＤゲート６Ｌ６２．
　ＯＲゲート６３．３状態ゲート６４はセレクタ６の構
成部分を示す。以下、第３図を参照しながら第２図の動
作を説明する。

先ず、フリップフロップ（以下、　Ｄ−ＦＦと省略する
）５１は入力する同期信号を分周した後、ＡＮＤゲート
５４とインバータ５１’を介してＡＮＤゲート５５に加
えるので、この２つのＩＩＮＤゲートは交互にオンにな
る（第３図−■、■参照）。

又、カウンタ５２はインバータ５２゛を介して加えられ
た同期信号でリセフトされた後、インバータ５２″を介
して加えられた書き込みクロックＷ−（Ｊをカウントし
、最下位ビットＬＳＢをＡＮＤゲート５４゜５５に出力
するが、　ＩＬ　１１２レジスタに蓄えられるデータの
ピント数だけカウントするとカウント動作を停止する。

そして、このカウンタの出力はＷ−ＣＫとしてへＮＤゲ
−１・５４がオンの間だげ１１レジスタ３１に、又は＾
ＮＤゲーＩ〜５５がオンの間だり１１２レジスタ４１に
加えられるが、２つのレジスタが共に空の場合にはこの
クロックを用いて＃ルジスタに直列データが書き込まれ
、以後は交互に書き込まれる（第３図−■。

■参照）。

次に、フラグ設定器５３から第３図−■、■に示す様な
フラグが出力されるが、これは次の様な論理をこのフラ
グ設定器の中で取ってフラグを生成している。即ち、 第３図−■のフラグＥはＤ−ＦＦ５１の出力への立上り
で立上り、第３図−■のフラグＦが１の時は八が０．第
３図−■のロード信号りの立下り点で立下るが、　Ｆが
０の時はＤの立下りで立下る。

又、第３図−■のフラグＦはへの立上りで立上り、Ｅか
１の時は八が１．Ｄの立下り点で立下るが、ＥがＯの時
はＤの立下りで立下る（第３図−■、■参Ｉｆｆり。

この様なフラグ設定器５３の出力Ｅ、Ｆはインバータ５
３”＋５３　　“で反転された後、Ａ１反転された八と
０１７ケー１”５７．５６を通って第３図−■、■に示
す信号でＡＮＤゲ−１−６２，ら１をオン／オフする。

そごで、＾ＮＤゲ−）６１．６２がオンで、第３図−■
のロー１・信号りが三状態ゲ−１・６４に加えられた時
、レジスタに書き込まれたデータが並列形式で０１９ゲ
ート６３を介して内部ハスに送られる。

即ち、点線に示す様にロート信号Ｄ１て＃ルシスタの内
容が、ｌ：］−）信号１］２て１１２レジスタの内容が
それぞれ送られる。

第４図は別の実施例のフロック図（出力側）。

第５図は第４図の動作説明図を示す。

ここで、第５図の左側の符号は第４図中の同し符号の部
分の波形を示す。又、Ｄ−１ｉＦ５１＋５訊カウンク５
２．インバータＪｌ　’　ｌ　Ｊ２　’　、５８　’　
ｔ　ＡＮＤゲ−１□５４゜５５．５９．５９“は制御回
路５の構成部分で、＃ルジスタ３１．１２　レジスタは
第１．第２のレジスタの構成部分、ＡＮＤゲ−１−６Ｌ
　６２．　ＯＲゲート６３はセレクタ６の構成部分を示
す。以下、第５図を参照しながら第４図（出力側）の動
作を説明する。

第５図−■に示す同期信号がＤ−ｆｉＦ５１及びインバ
ータ５２°を介してカウンタに加えられるので、Ｄ−Ｆ
１１５１は第５図−■、６）°に示ず出力を静Ｄす゛−
ト５４．６Ｌ　５５．６２に加えて、このゲ　１・をオ
ン／オフ制御し、カウンタ５２は定められた数の最下位
ヒント（＋？−ＣＫとして使用する）をＡＮＤゲ−）５
４゜５５を介して１１ルシスタ３１及び＃２レジスタ４
１に加える（第５図−■、■、■、■′参照）。

一方、第５図−■に示す口　１・信号か入力すると、ロ
ート信号Ｄ３で１１２レジスタ４１に内部ハスからの並
列アークが工き込まれ、ロー１信号ＤＪでは１１ルシス
タ３１に並列データが書き込まれる。そして、１１２レ
ジスタのデータは第５図−■のＲ−ＣＫ−ζ逐次。

直列データに変換されて読め出され、オンになった／Ｉ
ＮＩ）ゲ−１・６２．０１？ゲート６３を介して送出さ
れる。

又、＋＋ルジスタのデータは同様に第５図−■のｐ−ｃ
Ｋテ３売み出され、オンニなったＡＮＤケ−ｌ−６１，
ＯＲゲ−１・６３を介して送出される。

この様に、２つのレジスタが共に空の場合には予め定め
られたレジスタにクロックを加えるが。

以後は該第１のレジスフ、第２のレジスタに交互にクロ
ックを加えると共に、該第１のレジスタ。

第２のレジスタの内容が交互に該出力側線路に送出され
る様にしたのでデータ転送効率の向上が図られる。

〔発明の効果〕

以上詳細に説明した様に、本発明によればデータ転送効
率の向上が図られると云う効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例のブロック図（入力側）、第３図は第２
図の動作説明図、 第４図は別の実施例のブロック図（出力側）、第５図は
第４図の動作説明図、 第６図は高能率Ｃ○Ｄ　Ｅ　Ｃ構成図、第７図は従来例
のブロック図、 第８図は第７図の動作説明図を示す。 憾ハ　　、 Ｑ ○　■　■　■　Ｏ■　Ｑ

Claims (1)

1. 【特許請求の範囲】 　入力側線路に並列に接続されて入力データが書き込ま
   れ、又は読み出される第１のレジスタ（３）、第２のレ
   ジスタ（４）と、 入力する制御信号に対応して該第１のレジスタ、又は第
   ２のレジスタをセレクトし、該セレクトさたレジスタか
   らのデータを出力側線路に送出するセレクト手段（６）
   と、 入力する同期信号及びクロックを利用して該第１のレジ
   スタ（３）と第２のレジスタ（４）とが共に空の場合に
   は予め定められたレジスタにクロックを加えるが、以後
   は該第１のレジスタ、第２のレジスタに交互にクロック
   を加えると共に、該第１のレジスタ、第２のレジスタの
   内容が交互に該出力側線路に送出される様な該制御信号
   を送出する制御手段（５）とを有することを特徴とする
   インタフェース回路。