JPH02247752A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明は、メモリチェック手段を備え、仮想記憶方式の
制御が可能な情報処理装置に関し、訂正可能あるいは訂
正不可能なエラーが検出された場合、仮想アドレス割り
付は時に異常終了を通知し他の実アドレスに割り付ける
ことによりメモリエラーの再発抑止を目的とし、 書き換えが可能に構成され、仮想アドレスに対する実ア
ドレスが割り付けられたアドレス変換テ−プルと、アド
レス変換テーブルより読み出された当該仮想アドレス対
応の実アドレスを保持するレジスタと、訂正可能あるい
は訂正不可能なエラーが検出された場合、そのエラーア
ドレスを記憶しておくためのエラー情報記憶部と、レジ
スタより指定された実アドレスとエラー情報記憶部に記
憶されたエラーアドレスとを比較し、一致したときは一
致信号を出力する比較回路を具備して構成する。

［産業上の利用分野コ 本発明は、メモリからのデータの正常性をチェックする
手段を備えた仮想記憶方式により制御される情報処理装
置の改善に関する。

近年、コンピュータシステムが社会的に重要な役割を果
たすことになり、コンピュータシステムの信頼性の向上
が要求されている。このため、データの自動訂正機能や
、訂正不可能なエラー検出機能等が提供されているが、
メモリからのデータに対して訂正不可能なエラーが発生
した場合にはシステムが停止してしまうような場合もあ
り、極力メモリエラーの発生を抑止する必要がある。

［従来の技術］ 仮想記憶方式を採用し、メモリからのデータの正常性を
チェックする機能を有する従来の情報処理装置の要部構
成の一例を第３図に示す。図において、２０は仮想メモ
リ、３０はアドレス変換テーブル、４０は実メモリを示
す。アドレス変換テーブル３０は仮想アドレスに対する
実アドレスを割り付けたテーブルで、その割り付けは図
示しないプロセッサ（オペレーティングシステム）によ
り作成される。図示の場合、実メモリのブロックＭの先
頭アドレスＡが仮想アドレスａ１実メモリのブロックＮ
の先頭アドレスＢが仮想アドレスｂ１および実メモリの
ブロック１の先頭アドレスＣが仮想アドレスＣにそれぞ
れ割り付けられている。

このような処理装置では、実メモリ４０をあるブロック
単位（ブロック０．ブロック１．・・・ブロックＮ）に
分割し、それぞれのブロックごとに仮想アドレスを割り
付け、あたかも実メモリ４０が仮想メモリ２０の仮想ア
ドレスで示されるサイズ分だけあるようにメモリ管理さ
れている。

［発明が解決しようとする課題］ しかしながら、このような従来の情報処理装置では、あ
る実メモリブロックにおいて訂正可能なエラー、または
訂正不可能なエラーが検出された場合においても、シス
テムが動作可能な限りは、再度そのメモリに対して仮想
アドレスを割り付けてしまう。したがって、例えば一度
訂正可能なエラーを検出した場合にも再度仮想アドレス
が割り付けられ使用されることになり、後刻訂正不可能
なエラーに発展しシステムが停止するという問題があっ
た。

本発明は、このような課題に鑑みてなされたものであっ
て、訂正可能あるいは訂正不可能なエラーが検出された
メモリに対しては、仮想アドレス割り付は時に異常終了
を通知し他の実アドレスに割り付けを行なうようにする
ことにより、メモリエラーの再発を抑止することができ
るようにした情報処理装置を提供することを目的として
いる。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。図において、１は
レジスタで、仮想アドレスから実アドレスへの変換を行
なうための仮想アドレスを保持すると共に、アドレス変
換テーブル２より読み出された当該仮想アドレス対応の
実アドレスを保持するレジスタである。アドレス変換テ
ーブル２は、書き換えが可能に構成され、仮想アドレス
に対する実アドレスが割り付けられたテーブルである。

３は訂正可能あるいは訂正不可能なエラーが検出された
場合（その検出は周知の手段により行なわれ、ここでは
図示および説明を省略する）、そのエラー情報（エラー
アドレス）を記憶しておくためのエラー情報記憶部であ
る。

４は指定された実アドレスとエラー情報記憶部のエラー
アドレスとを比較し、一致したときはアドレス変換テー
ブル作成が異常終了したことを示す一致信号を出力する
比較回路である。

［作用］ このような構成においては、アドレス変換テーブル２を
作成する時、仮想アドレスをアドレス変換テーブル２に
与え、対応の実アドレスを読み出してレジスタ１に取り
込み、これを比較回路４に入力してエラー情報記憶部３
のエラー情報（アドレス）と比較する。両アドレスが一
致した場合、比較回路よりアドレス変換テーブル作成が
異常終了した旨を通知する一致信号が出力される。

したがって、一致信号が出力された場合、すなわちアド
レス変換テーブル作成が異常終了した旨が通知された場
合は、仮想アドレスを別な実メモリに割り付けるように
し、一度訂正可能あるいは訂正不可能なエラーが検出さ
れた実メモリはその後使用できないようにしてメモリエ
ラーの再発を抑止することができる。

［実施例コ 第２図は本発明の一実施例構成図である。図において、
第１図と同等部分は同一符号を付しである。１０は第１
図に示すレジスタ１を含むプロセッサで、アドレス変換
テーブル作成その他の機能も有する。５は実メモリ６上
のアドレスをリードした際に訂正可能または訂正不可能
なエラーがあったかどうかをチェックし、エラーがあっ
た場合にはその実アドレスのエラーアドレスをエラー情
報記憶部３に出力するチェック回路である。

このような構成において、例えば実メモリ６上のアドレ
スＫをリードしチェック回路３により訂正可能あるいは
訂正不可能なエラーが検出された場合、実メモリ６上の
何ブロック目であるかがエラー情報としてエラー情報記
憶部３に記憶される。

次に、プロセッサ１０によりアドレス変換テーブル割り
付けを行なう際、指定された実アドレスとエラー情報記
憶部３のエラーアドレスとが比較回路４において比較さ
れ、両アドレスが一致した場合にはその旨がプロセッサ
１０に通知される。

プロセッサ１０はこの通知によりアドレス変換テーブル
作成が異常終了したことを知り、異なる実アドレスにそ
の仮想アドレスを割り付ける。これにより、当該実アド
レスは使用されなくなり、同一ブロックでのメモリエラ
ーの再発を抑止することができる。

なお、上記実施例では、比較回路をハードウェアとして
設けているが、マイクロプログラムまたはソフトウェア
として用意し、同様の機能を達成させることも可能であ
る。

［発明の効果］ 以上説明したように、本発明によれば、一度メモリエラ
ーが検出された実メモリに対しては再度アドレス割り付
けを行なわないため、メモリエラーの再発を抑止するこ
とができ、システムの信頼性を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は従来の情報処理装置の一例を示す要部構成図で
ある。 第１図、第２図において、 １はレジスタ、 ２はアドレス変換テーブル、 ３はエラー情報記憶部、 ４は比較回路、 ５はチェック回路、 ６は実メモリである。

Claims (1)

1. 【特許請求の範囲】 メモリからのデータの正常性をチェックする手段を備え
   た仮想記憶方式により制御される情報処理装置において
   、 書き換えが可能に構成され、仮想アドレスに対する実ア
   ドレスが割り付けられたアドレス変換テーブル（２）と
   、 仮想アドレスから実アドレスへの変換を行なうための前
   記アドレス変換テーブル（２）より読み出された当該仮
   想アドレス対応の実アドレスを保持するレジスタ（１）
   と、 訂正可能あるいは訂正不可能なエラーが検出された場合
   、そのエラーアドレスを記憶しておくためのエラー情報
   記憶部（３）と、 前記レジスタ（１）より指定された実アドレスと前記エ
   ラー情報記憶部（３）に記憶されたエラーアドレスとを
   比較し、一致したときはアドレス変換テーブル作成が異
   常終了したことを示す一致信号を出力する比較回路（４
   ）とを具備し、アドレス変換テーブル作成時、前記比較
   回路（４）より一致信号が出力された場合は、当実アド
   レスには仮想アドレスを割り付けないようにし、異なる
   実アドレスに対し再割り付けを行い、一度訂正可能ある
   いは訂正不可能なエラーが検出された実メモリはその後
   使用できないようにすることによりメモリエラーの再発
   を抑止することができるようにしたことを特徴とする情
   報処理装置。