JPH02247756A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は冗長回路によるデータ誤り検出機能含有する
メモリ装置に関するものである。

〔従来の技術〕

第６図は従来のメモリ装置を示すブロック図である。図
において、１はメモリ装置であシ、２はデータを記憶す
るメモリ記憶部、３はこのメモリ記憶部２に含まれてデ
ータの誤り検出・補正のための冗長データを生成する冗
長回路である。４はメモリ記憶部２アクセスのためのア
ドレスデータが入力されるアドレスポート、５はこのア
ドレスデータをデコードしてメモリ記憶部２にアドレス
を与えるアドレスデコーダである。６はメモリ記憶部２
のデータの入出力を制御する入出力制御部、７はこの入
出力制御部６によってデータが入出力されるデータ入出
力ポートである。８は前記アドレスデコーダ５および入
出力制御部６の制御を行なう機能制御部であシ、９はこ
の機能制御部８への制御情報が入出力される制御入出力
ポートである。１０は冗長回路３から読み出した冗長デ
ータを用いてメモリ記憶部２から読み出したデータの誤
り検出および補正を行うデータ誤り検出・補正回路であ
る。

第７図はこのようなメモリ装置１を用いて構成した多重
系メモリ装置であシ、図において１ａ〜１１は同一デー
タが書き込まれる前記メモリ装置、１１はメモリ装置１
ａ〜１１から読み出したデータの多数決論理をとる多数
決手段、１２はこの系全体のデータの入出力を制御する
入出力制御手段である。

次に動作について説明する。メモリ装置１が読み取シモ
ードにある時、アドレスデコーダ５によってアドレスが
指定されると、メモリ記憶部２の自該アドレスに記憶さ
れていたデータが読み出され、冗長回路３から読み出さ
れた冗長データとともにデータ誤り検出・補正回路１０
へ送られる。

データ誤り検出−補正回路１０は、この冗長データを用
いて、あらかじめ設定されたアルゴリズムに従りてデー
タの誤りを検出し、誤りが検出された場合にはそのデー
タを補正する。この誤りが補正されたデータおよび誤り
のなかりたデータは入出力制御部６よシデータ入出力ボ
ート１よシ外部へ出力される。

また、このように動作するメモリ装置１で構成した多重
系メモリ装置においては、個々のメモリ装置１ａ〜１１
から出力されたデータが入出力制御手段１２に入力され
ると、比較データが入出力制御手段１２よシ多数決手段
１１に送られる。多数決手段１１は入力された比較デー
タの多数決論理に基づいて出力すべきデータの選択を行
い、入出力制御手段１２は選択されたデータを出力する
。

〔発明が解決しようとする課題〕

従来のメモリ装置は、以上のように構成されているので
、冗長回路３からの冗長データによるデータ誤りの検出
・補正が、読み出したデータに対して行われたかどうか
を外部からは判別不能であシ、出力データが１００％正
しいという保証が得られず、また、外部でのデータ補正
も不可能であるという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、メモリ装置から外部へ冗長回路によるデー
タの誤り検出に基づく誤り情報を出力できるメモリ装置
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るメモリ装置は、データ誤り検出部が冗長
データに基づいてデータの誤りを検出した際に誤り情報
を外部に出力するデータ誤り情報出力部を備えたもので
ある。

〔作用〕

この発明におけるデータ誤り情報出力部は、内部の冗長
回路からの冗長データによシ、データ誤り検出部がデー
タの誤りを検出すると、誤りの有無、誤り量（ビット数
）等を示す誤り情報を外部へ出力する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、２はメそり記憶部、３は冗長回路、４はア
ドレスボート、５はアドレスデコーダ、６は入出力制御
部、７はデータ入出力ボート、８は機能制御部、９は制
御入出力ボートであシ、第６図に同一符号を付した従来
のそれらと同一　もしくは相当部分であるため、詳細な
説明は省略する。

１３は冗長回路３から読み出された冗長データを用いて
メモリ記憶部２から読み出されたデータの誤り検出を行
い、誤りが検出された場合、そのデータの補正を行うデ
ータ誤り検出部としてのデータ誤り検出・補正回路であ
る。１４はデータ誤り検出・補正回路１３からのデータ
誤りの有無。

修正量（ビット数）等による誤り情報の出力制御報出力
部である。

次に動作について説明する。メモリ装置１が読み出しモ
ードにあるとき、アドレスポート４から入力されたアド
レスデータは、アドレスデコーダ５を介してメモリ記憶
部２に与えられる。これによシメモリ記憶部２から読み
出されたデータは、入出力制御部６からデータ誤り検出
・補正回路１３へ送り込まれ、データ誤りの有無がチエ
ツクされる。データ誤りがなければ、読み出されたデー
タは入出力制御部６からデータ入出カポ−ドアへそのま
ま出力される。データ誤り検出・補正回路１３からはそ
れと同時にデータ誤りなしの情報が出力され、データ誤
り検出制御部１４を介してデータ誤り情報出力部１５へ
送られ、データ誤り情報出力部１５から誤り情報出力ボ
ート１６へ出力される。

次にデータ誤りが発生している場合についての動作全説
明する。一般に冗長回路３によるデータルｂ検出はＭビ
ットのデータに対し、ｍビットのデータ誤りを検出し、
ｎビットまで補正可能であり、このときＭ＞ｍ〉ｎの数
値関係をもつ。従って１ピツ）（ｉｎｎ）のデータ誤り
であれば、信頼度（１ｑｉ）の確度でデータは補正され
る。但し、ｑｔ＞ｑｔ−ｘである。さらに、ｍａｎであ
る場合にｍ＞ｊ＞ｎであるｊビットの誤りが検出された
場合、ｎビット分の補正は可能であるがｊＣｎの組み合
わせの補正の可能性があシ、補正データの信頼性は（１
−ｐｊ）であるが、このときｐｊ＞ｑｎとなる。

これらの場合、データ誤り検出・補正回路１３において
データ補正が行われると、データ誤り検出制御部１４を
介して入出力制御部６にデータ補正の発生を伝え、同時
に補正されたデータをメモリ記憶部２に書き込む。この
データはもう一度入出力制御部６に読み出され、データ
入出カポ−ドアを通して外部へ出力される。このとき、
データ誤り情報出力部１５には、データ誤り検出制御部
１４を介してデータ誤り検出番補正回路１３から、誤り
ビット数ｉ、補正ビット数ｊの２つのデータが伝達され
、誤り情報出力ボート１６よシ外部へ出力される。

なお、上記実施例ではデータ誤υ検出部としてデータ誤
り検出・補正回路１３を用いたものを示したが、第２図
に示すようＫこのデータ誤り検出部として、データ誤り
の補正を行わず、冗長回路３からの冗長データを用いた
データ誤りの検出とデータ信頼性の確度の検定を行うデ
ータ誤υ検出・信頼度算出回路１７を用いてもよい。そ
の場合、データ＠シが検出された場合でも、メモリ記憶
部２から読み出されたデータはそのｉま入出力制御部６
、よシデータ入出カポードアよシ出力され、データ誤り
の補正は外部に委ねられる。その時、データ誤り情報出
力部１５から誤り情報出力ボート１６へは、データ誤り
検出・信頼度算出回路１７で算出されたデータ信頼性の
確度が誤υビット数ｉとともに誤り情報として出力され
る。

また、第３図に示すように前記データ誤り検出部として
、データ誤り検出・補正・信頼度算出回路１８を用いて
もよく、その場合、入出力制御部６からは補正されたデ
ータがデータ入出力ポートＴへ出力され、誤り検出ビッ
ト数ｉ、補正ビット数ｊ、データ信頼性の確度等が誤り
情報としてデータ誤り情報出力部１５よυ誤９情報出力
ボート１６へ出力される。

第４図はこのようなメモリ装置１を用いて構成した多重
系メモリ装置である。図において、１ａ〜１１は同一デ
ータが書き込まれる前述のメモリ装置であり、１９は各
メモリ族ｆｉｔ　１　ａ〜１１のデータ入出カポ−）７
ａ〜１ｉが接続されたデータ比較手段、２０は各メモリ
装置１ａ〜１１の誤り情報出力ボート１６ａ〜１６１が
接続されたデータ信頼度算出・検定手段である。各メモ
リ族ｆ１１　ａ〜１１の出力データがデータ入出カポ−
）７ａ〜７１よシデータ比較手段１９に入力され、同時
に各メモリ装置１ａ〜１１の誤り情報が誤り情報出力ボ
ート１６ａ〜１６ｉよシデータ信頼度算出・検定手段２
０に入力されると、この２種類のデータから一般的な統
計的手法に基づいて、最も信頼性の高いデータを選定し
て出力することが可能となる。

また、第５図は第４図に示す多重系メモリ装置の各メモ
リ装置１ａ〜１１に付加されたデータ回路閉塞スイッチ
２１ａ〜２１ｉと、このデータ回路閉塞スイッチ２１ａ
〜２１ｉを制御するメモリ装置棄却除去手段２２を追加
したものである。この多重系メモリ装置では、各メモリ
装置１ａ〜１１からの出力データおよび誤り情報に基づ
いて、データ比較手段１９．データ信頼度算出・検定手
段２０によシ一定水準以下の信頼性が連続しているメモ
リ装置１３〜１１を、メモリ装置棄却除去手段２２で検
定し、除去すべきメモリ装置１８〜１１を検出した場合
、そのメモリ装置１ａ〜１１に付加されたデータ回路閉
塞スイッチ２１ａ〜２１１を閉じ、当該メモリ装置１ａ
〜１１からのデータの入力を停止させ、系全体の信頼性
を向上させる。

〔発明の効果〕

以上のように、この発明によれば、冗長回路からの冗長
データによってデータの誤り検出を行い、誤り情報を外
部に出力するように構成したので、出力データの信頼性
の高いメモリ装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ装置を示すブ
ロック図、第２図および第３図はこの発明の他の実施例
を示すブロック図、第４図および第５図はこの発明の応
用例である多重系メモリ装置を示すブロック図、第６図
は従来のメモリ装置のブロック図、第７図は従来のメモ
リ装置の応用例である多重系メモリ装置を示すブロック
図である。 １はメモリ装置、２はメモリ記憶部、３は冗長回路、１
３はデータ誤り検出部（データ誤り検出拳補正回路）、
１５はデータ誤り情報出力部、１７はデータ誤り検出部
（データ誤り検出・信頼度算出回路）、１８はデータ誤
り検出部（データ誤り検出・補正・信頼度算出回路）。 なお、図中、同一符号は、同−又は相当部分を示す。 １６し 第 図

Claims (1)

【特許請求の範囲】
1. 冗長回路を有し、データを記憶するメモリ記憶部と、前
   記メモリ記憶部から読み出したデータの誤りを前記冗長
   回路から読み出した冗長データを用いて検出するデータ
   誤り検出部と、前記データ誤り検出部が前記データの誤
   りを検出すると誤り情報を外部へ出力するデータ誤り情
   報出力部とを備えたメモリ装置。