JPH02247760A - 入力信号調停器 - Google Patents
入力信号調停器Info
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- JPH02247760A JPH02247760A JP6885489A JP6885489A JPH02247760A JP H02247760 A JPH02247760 A JP H02247760A JP 6885489 A JP6885489 A JP 6885489A JP 6885489 A JP6885489 A JP 6885489A JP H02247760 A JPH02247760 A JP H02247760A
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- Japan
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- signal
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- input
- processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数個の互いに独立な入力信号が同一の情
報資源に向かってランダムに競合して送られる場合に、
各入力信号を次々に順番に上記情報資源に伝えるための
入力信号調停器に関するものである。
報資源に向かってランダムに競合して送られる場合に、
各入力信号を次々に順番に上記情報資源に伝えるための
入力信号調停器に関するものである。
第３図は、例えば特開昭５６−１５３４２４号公報に示
された従来の入力信号調停器を示す回路図であり、図に
おいて、１は６個のＮＡＮＤ素子３１．３２，４１，４
２．４３．５１を備えた主要制御回路、２は２個のＮＡ
ＮＤ素子（図示せず）の相互帰還結合（ＮＡＮＤラッチ
）を用いて構成された競合判定回路、６１．６２は活性
化レベルを他の入出力信号と同じ“１”とするためのイ
ンバータ（ＮＯＴ素子）である。
された従来の入力信号調停器を示す回路図であり、図に
おいて、１は６個のＮＡＮＤ素子３１．３２，４１，４
２．４３．５１を備えた主要制御回路、２は２個のＮＡ
ＮＤ素子（図示せず）の相互帰還結合（ＮＡＮＤラッチ
）を用いて構成された競合判定回路、６１．６２は活性
化レベルを他の入出力信号と同じ“１”とするためのイ
ンバータ（ＮＯＴ素子）である。
主要制御回路１において、ＮＡＮＤ素子３１の出力線１
３０１は、ＮＡＮＤ素子４２，４３゜５１の入力線に接
続されている。ＮＡＮＤ素子３２の出力線１３０２は、
ＮＡＮＤ素子４１，４２゜５１の入力線に接続されてい
る。ＮＡＮＤ素子４１の出力線１４０１は、ＮＡＮＤ素
子４２゜４３．３２およびインバータ６１の入力線に接
続されている。ＮＡＮＤ素子４２の出力線１４０２は、
ＮＡＮＤ素子４１．４３の入力線に接続されている。Ｎ
ＡＮＤ素子４３の出力線１４０３は、ＮＡＮＤ素子４１
．４２．３１およびインバータ６２の入力線に接続され
ている。
３０１は、ＮＡＮＤ素子４２，４３゜５１の入力線に接
続されている。ＮＡＮＤ素子３２の出力線１３０２は、
ＮＡＮＤ素子４１，４２゜５１の入力線に接続されてい
る。ＮＡＮＤ素子４１の出力線１４０１は、ＮＡＮＤ素
子４２゜４３．３２およびインバータ６１の入力線に接
続されている。ＮＡＮＤ素子４２の出力線１４０２は、
ＮＡＮＤ素子４１．４３の入力線に接続されている。Ｎ
ＡＮＤ素子４３の出力線１４０３は、ＮＡＮＤ素子４１
．４２．３１およびインバータ６２の入力線に接続され
ている。
ＮＡＮＤ素子５１の出力線１５０１は、要求出力信号Ｒ
を情報資源Ｍ（図示せず）へ送出するための外部出力線
である。インバータ６１の出力線１６０１は、承認出力
信号ａ１をプロセッサＰ。
を情報資源Ｍ（図示せず）へ送出するための外部出力線
である。インバータ６１の出力線１６０１は、承認出力
信号ａ１をプロセッサＰ。
（図示せず）へ送出するための外部出力線である。
インバータ６２の出力線１６０２は、承認出力信号ａ２
をプロセッサＰｉ （図示せず）へ送出するための外
部出力線である。競合判定回路２への一つの入力線工１
０１は、プロセデサＰ、から送出される入力信号ｒ、を
受けるための外部入力線である。競合判定回路２へのも
う一つの入力線１１０２は、プロセッサＰ２から送出さ
れる入力信号ｒｔを受けるための外部入力線である。競
合判定回路２の一つの出力線１２０１は、入力信号ｒ、
に対応する判定信号を出力するためのもので、ＮＡＮＤ
素子３１の入力線に接続されている。競合判定回路２の
もう一つの出力線１２０２は、入力信号ｒ２に対応する
判定信号を出力するためのもので、ＮＡＮＤ素子３２の
入力線に接続されている。ＮＡＮＤ素子４１および４３
への一つの入力線１１０３は、情報資源Ｍから送出され
る応答入力信号Ａを受けるための外部入力線である。
をプロセッサＰｉ （図示せず）へ送出するための外
部出力線である。競合判定回路２への一つの入力線工１
０１は、プロセデサＰ、から送出される入力信号ｒ、を
受けるための外部入力線である。競合判定回路２へのも
う一つの入力線１１０２は、プロセッサＰ２から送出さ
れる入力信号ｒｔを受けるための外部入力線である。競
合判定回路２の一つの出力線１２０１は、入力信号ｒ、
に対応する判定信号を出力するためのもので、ＮＡＮＤ
素子３１の入力線に接続されている。競合判定回路２の
もう一つの出力線１２０２は、入力信号ｒ２に対応する
判定信号を出力するためのもので、ＮＡＮＤ素子３２の
入力線に接続されている。ＮＡＮＤ素子４１および４３
への一つの入力線１１０３は、情報資源Ｍから送出され
る応答入力信号Ａを受けるための外部入力線である。
次に動作について説明する。以下の説明の便宜上、各入
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにする
。
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにする
。
Ｇｔ＝ （１２０１，１２０２）、 Ｇ３＝ （１３
０１，１３０２）Ｇ、＝ （１４０１，１４０２，１４
０３）例えば、ＮＡＮＤ素子３１の出力値が“０”であ
り、かつＮＡＮＤ素子３２の出力値が“１”であること
を、Ｇ２−（０，１）と表わす。
０１，１３０２）Ｇ、＝ （１４０１，１４０２，１４
０３）例えば、ＮＡＮＤ素子３１の出力値が“０”であ
り、かつＮＡＮＤ素子３２の出力値が“１”であること
を、Ｇ２−（０，１）と表わす。
また、入力信号ｒｌ＊ｒＺ、応答入力信号Ａ、承認出力
信号ａｌ＋ａ！および要求出力信号Ｒの活性化状態は“
′１”であり、非活性化状態は“０”であるとする。
信号ａｌ＋ａ！および要求出力信号Ｒの活性化状態は“
′１”であり、非活性化状態は“０”であるとする。
先ず、どのプロセッサＰ、、Ｐ、からも情報資源Ｍを使
用する要求がない初期状態では、（ｒ ｌ＋ ｒｚ）＝
（０，Ｏ）、 Ａ＝Ｏ＋（ａ ＋、ａ２）＝（０，０）
Ｒ＝ ０ 、 Ｃ，−（０，０）、 Ｇ＊＝（１，１）
、 Ｇ、＝（Ｌｏ、１）である。
用する要求がない初期状態では、（ｒ ｌ＋ ｒｚ）＝
（０，Ｏ）、 Ａ＝Ｏ＋（ａ ＋、ａ２）＝（０，０）
Ｒ＝ ０ 、 Ｃ，−（０，０）、 Ｇ＊＝（１，１）
、 Ｇ、＝（Ｌｏ、１）である。
Ｇ４− （１，０，１）はＮ Ａ Ｎ Ｄ素子４１，４
２゜４３による三状態記憶回路が第１の状態であること
を表わしている。この状態で第４図のように、はとんど
同時にプロセッサＰ、およびＰ２から要求が発生し、（
ｒｔ 、ｒｔ ）＝ （１，１）になったとする。この
場合、競合判定回路２はｒｌおよびｒ２のＯ→１変化の
内どちらがより早く生じたかを検出し、早い方に対応し
て判定する判定信号を′″１”とする０両方の判定信号
を°°１′とすることは決してない。このような機能を
有する競合判定回路２は、２個のＮＡＮＤ素子の相互帰
還結合（ＮＡＮＤラッチ）を用いて容易に実現すること
ができる。そこで、今、ｒｌの方がｒ２より早く０→１
変化を生じたものとする。この時、Ｇｔ＝（１，Ｏ）と
なる。その結果、ｃ！＝ （０，１）となり、それによ
ってＧ、−（１，１，１）になると共に、第４図のよう
にＲ＝１になる。すなわち、要求出力信号Ｒが活性化す
る。これによってプロセッサＰ、、Ｐ、の一方または両
方から情報資源Ｍの使用要求が発生したこをが情報資源
Ｍへ伝えられる。
２゜４３による三状態記憶回路が第１の状態であること
を表わしている。この状態で第４図のように、はとんど
同時にプロセッサＰ、およびＰ２から要求が発生し、（
ｒｔ 、ｒｔ ）＝ （１，１）になったとする。この
場合、競合判定回路２はｒｌおよびｒ２のＯ→１変化の
内どちらがより早く生じたかを検出し、早い方に対応し
て判定する判定信号を′″１”とする０両方の判定信号
を°°１′とすることは決してない。このような機能を
有する競合判定回路２は、２個のＮＡＮＤ素子の相互帰
還結合（ＮＡＮＤラッチ）を用いて容易に実現すること
ができる。そこで、今、ｒｌの方がｒ２より早く０→１
変化を生じたものとする。この時、Ｇｔ＝（１，Ｏ）と
なる。その結果、ｃ！＝ （０，１）となり、それによ
ってＧ、−（１，１，１）になると共に、第４図のよう
にＲ＝１になる。すなわち、要求出力信号Ｒが活性化す
る。これによってプロセッサＰ、、Ｐ、の一方または両
方から情報資源Ｍの使用要求が発生したこをが情報資源
Ｍへ伝えられる。
その後、情報資源Ｍは、要求出力信号Ｒの活性化を認知
したことを知らせるために、第４図のように応答入力信
号Ａを活性化させる。すなわち、Ａ＝１となる。その結
果、すでに０３−（０，１）であったので、Ｇ、＝ （
０，１，１）となり、従って、（ａ＋ 、’ａｘ ）−
（１，Ｏ）となる。すなわら、第４図のように承認出力
信号ａ、が活性化される。これによって、プロセッサＰ
、に対してその要求が承認されたことが伝えられる。Ｇ
４−（０，１，１）は、三状態記憶回路が第２の状態に
あることを表わしており、この第２の状態は、プロセン
サＰ１に対して承認出力信号ａ１を送出するための状態
である。
したことを知らせるために、第４図のように応答入力信
号Ａを活性化させる。すなわち、Ａ＝１となる。その結
果、すでに０３−（０，１）であったので、Ｇ、＝ （
０，１，１）となり、従って、（ａ＋ 、’ａｘ ）−
（１，Ｏ）となる。すなわら、第４図のように承認出力
信号ａ、が活性化される。これによって、プロセッサＰ
、に対してその要求が承認されたことが伝えられる。Ｇ
４−（０，１，１）は、三状態記憶回路が第２の状態に
あることを表わしており、この第２の状態は、プロセン
サＰ１に対して承認出力信号ａ１を送出するための状態
である。
その後、プロセッサＰ、の仕事が終わり、情報資源Ｍを
使用する必要がなくなると、プロセッサＰ、は入力信号
ｒ１を第４図のように非活性化させる。この時、プロセ
ッサＰ２は、以前から入力信号ｒｔを活性化したまま待
ち状態にあったので、（ｒ、 、 ｒｆｆｉ ）＝
（０，１）となる。その結果、ｃ２＝ （ｏ、１）とな
る。この時点ではまだＧ４＝（０，１，１）であるから
、Ｇ＊＝（１，１）となり、その結果Ｒ＝０となる。す
なわち、情報資源Ｍに対してプロセッサＰ、が要求を引
っ込めたことが伝えられる。
使用する必要がなくなると、プロセッサＰ、は入力信号
ｒ１を第４図のように非活性化させる。この時、プロセ
ッサＰ２は、以前から入力信号ｒｔを活性化したまま待
ち状態にあったので、（ｒ、 、 ｒｆｆｉ ）＝
（０，１）となる。その結果、ｃ２＝ （ｏ、１）とな
る。この時点ではまだＧ４＝（０，１，１）であるから
、Ｇ＊＝（１，１）となり、その結果Ｒ＝０となる。す
なわち、情報資源Ｍに対してプロセッサＰ、が要求を引
っ込めたことが伝えられる。
その後、情報資源Ｍは要求出力信号Ｒが非活性化された
ことを承認したということを伝えるため、第４図のよう
に応答入力信号Ａを非活性化する。
ことを承認したということを伝えるため、第４図のよう
に応答入力信号Ａを非活性化する。
すなわち、Ａ＝Ｏにすると、Ｇ、＝ （１，０，１）と
なり、それによって（ａ、、ａｍ ）＝ （０，Ｏ）と
なる。つまり、三状態記憶回路は再び第１の状態へ戻っ
たわけである。しかし、Ｇ、−（１，０゜１）になるや
いなや、すてにＧ（＝ （０，ｌ）であったので、Ｇ、
＝ （１，Ｏ）となる。その結果、Ｇ、＝ （１，１，
１）になると共に、再びＲ＝１となる。
なり、それによって（ａ、、ａｍ ）＝ （０，Ｏ）と
なる。つまり、三状態記憶回路は再び第１の状態へ戻っ
たわけである。しかし、Ｇ、−（１，０゜１）になるや
いなや、すてにＧ（＝ （０，ｌ）であったので、Ｇ、
＝ （１，Ｏ）となる。その結果、Ｇ、＝ （１，１，
１）になると共に、再びＲ＝１となる。
すなわち、今度は要求出力信号Ｒが活性化されることに
よって、プロセッサＰｔが使用要求を出していることが
情報資源Ｍに伝えられる。
よって、プロセッサＰｔが使用要求を出していることが
情報資源Ｍに伝えられる。
その後の動作シーケンスは、プロセッサＰ１が使用要求
を承認されたのと全く同じである。すなわち、第４図に
おいて、再びＡ−１になると、Ｇ４＝ （１，１，０）
となり、三状態記憶回路は第３の状態に遷移し、承認出
力信号ａ２を活性化する。
を承認されたのと全く同じである。すなわち、第４図に
おいて、再びＡ−１になると、Ｇ４＝ （１，１，０）
となり、三状態記憶回路は第３の状態に遷移し、承認出
力信号ａ２を活性化する。
この第３の状態はプロセッサＰ２に対して承認出力信号
ａ２を送出するための状態である。
ａ２を送出するための状態である。
従来の入力信号調停器は以上のように構成されているの
で、競合判定回路２が２個のＮＡＮＤ素子によるＮＡＮ
Ｄラッチを用いて構成されており、このため、この競合
判定回路２に同時に（ｒ、。
で、競合判定回路２が２個のＮＡＮＤ素子によるＮＡＮ
Ｄラッチを用いて構成されており、このため、この競合
判定回路２に同時に（ｒ、。
ｒｔ）＝（１，１）の信号入力が与えられた場合は、Ｇ
ｚ＝（１，１）となり、情報資源Ｍに対して要求出力信
号Ｒは送出されるが、ａｔ ＝ （０，０）となり、い
つまでたってもプロセッサＰ、またはＰ２に対しての情
報資源専有の承認する承認出力信号ａ、またはｄ２が得
られなくなる等の問題点があった。
ｚ＝（１，１）となり、情報資源Ｍに対して要求出力信
号Ｒは送出されるが、ａｔ ＝ （０，０）となり、い
つまでたってもプロセッサＰ、またはＰ２に対しての情
報資源専有の承認する承認出力信号ａ、またはｄ２が得
られなくなる等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、２つのプロセッサからの入力信号が、同時
であれば一方のプロセッサを待たせると共に、他方のプ
ロセッサの実行を優先させ、その実行が完了すると、瞬
時に上記一方のプロセッサの実行に入るようにした入力
信号調停器を得ることを目的上する。
れたもので、２つのプロセッサからの入力信号が、同時
であれば一方のプロセッサを待たせると共に、他方のプ
ロセッサの実行を優先させ、その実行が完了すると、瞬
時に上記一方のプロセッサの実行に入るようにした入力
信号調停器を得ることを目的上する。
〔課題を解決するための手段］
この発明に係る入力信号調停器は、２つの入力信号が同
時に入力したときは、一方を優先的に扱うと共に、他方
に対してウェイト信号を出力し、その後、上記一方の入
力信号によるアクセスが完了したら、所定時間経過後に
上記ウェイト信号を解除するようにしたものである。
時に入力したときは、一方を優先的に扱うと共に、他方
に対してウェイト信号を出力し、その後、上記一方の入
力信号によるアクセスが完了したら、所定時間経過後に
上記ウェイト信号を解除するようにしたものである。
この発明における入力信号調停器は、同時入力の場合は
一方が優先されるが、上記ウェイト信号が出力されてい
る状態で、上記一方の入力信号によるアクセスが再び行
われたときは、上記他方の入力信号によるアクセスが優
先される。
一方が優先されるが、上記ウェイト信号が出力されてい
る状態で、上記一方の入力信号によるアクセスが再び行
われたときは、上記他方の入力信号によるアクセスが優
先される。
以下、この発明の一実施例を図について説明する。第１
図において、１０１，２０１はプロセッサＰ、、Ｐ、（
図示せず）からの入力信号ｒ＋。
図において、１０１，２０１はプロセッサＰ、、Ｐ、（
図示せず）からの入力信号ｒ＋。
ｒ２の入力線であり、入力線１０１はＮＯＴ素子１１、
ＮＯＲ素子１７．ＯＲ素子１９の入力線に接続されてい
る。ＮＯＴ素子１１の出力線１０２はＮＡＮＤ素子１２
の入力線に接続されている。
ＮＯＲ素子１７．ＯＲ素子１９の入力線に接続されてい
る。ＮＯＴ素子１１の出力線１０２はＮＡＮＤ素子１２
の入力線に接続されている。
ＮＡＮＤ素子１６の出力線３０１はＮＡＮＤ素子１２の
入力線に接続されている。ＮＡＮＤ素子１２の出力線１
０３は、フリップフロップ１３のデータ線１０に接続さ
れている。フリップフロップ１３の出力＆％ＩＱはＮＡ
ＮＤ素子１６の入力線１１１とＮＯＲ素子１７．ＯＲ素
子２０の入力線に接続されている。入力線２０１はフリ
ップフロップ１４のデータ線２Ｄ、ＮＯＲ素子１８．Ｏ
Ｒ素子２０の人力線に接続されている。フリップフロッ
ゾ１４の出力線２ＱはＮ Ａ Ｎ Ｄ素子１６の入力線
２１１に接続されている。ＮＡＮＤ素子１６の出力線３
０１はフリップフロップ１５の入力線３Ｄに接続されて
いる。フリップフロップ１５の出力線３Ｑは、ＯＲ素子
１９の入力線、ＮＯＲ素子１８の入力線４０１に接続さ
れている。ＮＯＲ素子１７の出力線１２１は、ＮＯＴ素
子２１．ＮＡＮＤ素子２７の入力線に接続されている。
入力線に接続されている。ＮＡＮＤ素子１２の出力線１
０３は、フリップフロップ１３のデータ線１０に接続さ
れている。フリップフロップ１３の出力＆％ＩＱはＮＡ
ＮＤ素子１６の入力線１１１とＮＯＲ素子１７．ＯＲ素
子２０の入力線に接続されている。入力線２０１はフリ
ップフロップ１４のデータ線２Ｄ、ＮＯＲ素子１８．Ｏ
Ｒ素子２０の人力線に接続されている。フリップフロッ
ゾ１４の出力線２ＱはＮ Ａ Ｎ Ｄ素子１６の入力線
２１１に接続されている。ＮＡＮＤ素子１６の出力線３
０１はフリップフロップ１５の入力線３Ｄに接続されて
いる。フリップフロップ１５の出力線３Ｑは、ＯＲ素子
１９の入力線、ＮＯＲ素子１８の入力線４０１に接続さ
れている。ＮＯＲ素子１７の出力線１２１は、ＮＯＴ素
子２１．ＮＡＮＤ素子２７の入力線に接続されている。
ＮＯＲ素子１８の出力線５０１は、ＮＯＴ素子２５゜Ｎ
ＡＮＤ素子２３の入力線に接続されている。ＯＲ素子２
０の出力線７０１は、フリップフロップ２２のリセット
端子ＩＲＤに接続されている。ＯＲ素子１９の出力線７
０２は、フリップフロップ２６のリセット端子２ＲＤに
接続されている。
ＡＮＤ素子２３の入力線に接続されている。ＯＲ素子２
０の出力線７０１は、フリップフロップ２２のリセット
端子ＩＲＤに接続されている。ＯＲ素子１９の出力線７
０２は、フリップフロップ２６のリセット端子２ＲＤに
接続されている。
ＮＯＴ素子２１の出力線から出力される承認出力信号ａ
、は、°“０”で活性化されて、情報資源Ｍ（図示せず
）へのアクセス可能を表わしている。
、は、°“０”で活性化されて、情報資源Ｍ（図示せず
）へのアクセス可能を表わしている。
フリップフロップ２２の出力線ＩＱから出力されるウェ
イト信号Ｗ２は、１″で活性化、されて、プロセッサＰ
ｇに送られると同時に、ＮＡＮＤ素子２３の入力線にも
加えられている。ＮＡＮＤ素子２３の出力線はフリップ
フロップで構成されタイマとして用いられるカウンタ２
４の入力線ＩＤに接続されている。このカウンタ２４の
出力線４Ｑはフリップフロップ２２のセット端子ＩＳＤ
に接続されている。ＮＯＴ素子２５の出力線から出力さ
れる承認出力信号ａ２は“０”で活性化されて、情報質
［Ｍへのアクセス可能を表わしている。フリップフロッ
プ２６の出力線２Ｑから出力されるウェイト信号Ｗｌは
“ｌ”で活性化されて、プロセッサＰ１に送られると同
時に、ＮＡＮＤ素子２７の入力線にも加えられている。
イト信号Ｗ２は、１″で活性化、されて、プロセッサＰ
ｇに送られると同時に、ＮＡＮＤ素子２３の入力線にも
加えられている。ＮＡＮＤ素子２３の出力線はフリップ
フロップで構成されタイマとして用いられるカウンタ２
４の入力線ＩＤに接続されている。このカウンタ２４の
出力線４Ｑはフリップフロップ２２のセット端子ＩＳＤ
に接続されている。ＮＯＴ素子２５の出力線から出力さ
れる承認出力信号ａ２は“０”で活性化されて、情報質
［Ｍへのアクセス可能を表わしている。フリップフロッ
プ２６の出力線２Ｑから出力されるウェイト信号Ｗｌは
“ｌ”で活性化されて、プロセッサＰ１に送られると同
時に、ＮＡＮＤ素子２７の入力線にも加えられている。
ＮＡＮＤ素子２７の出力線は、フリップフロップで構成
されタイマとして用いられるカウンタ２８の人力線ＩＤ
に接続されている。このカウンタ２８の出力線４Ｑは、
フリップフロップ２６のセット端子２ＳＤに接続されて
いる。またクロック信号ＣＬＫは、フリップフロップ１
３，１４．１５のトリガ端子Ｔに加えられると共にカウ
ンタ２４，２８のクロック端子ＣＫに加えられている。
されタイマとして用いられるカウンタ２８の人力線ＩＤ
に接続されている。このカウンタ２８の出力線４Ｑは、
フリップフロップ２６のセット端子２ＳＤに接続されて
いる。またクロック信号ＣＬＫは、フリップフロップ１
３，１４．１５のトリガ端子Ｔに加えられると共にカウ
ンタ２４，２８のクロック端子ＣＫに加えられている。
このクロック信号ＣＬＫは、図示せずも、クロック発振
器から出力されている。
器から出力されている。
なお、入力信号ｒｌ は第１の入力信号であり、入力信
号ｒ２は第２の入力信号である。さらに承認出力信号ａ
、は第１の承認出力信号であり、承認出力信号ａ２は第
２の承認出力信号である。また、各素子１１−１８．２
１．２５により、第１の信号調停手段が構成され、各素
子１１〜１７゜２０．２１．２２により、第２の信号調
停手段が構成されている。
号ｒ２は第２の入力信号である。さらに承認出力信号ａ
、は第１の承認出力信号であり、承認出力信号ａ２は第
２の承認出力信号である。また、各素子１１−１８．２
１．２５により、第１の信号調停手段が構成され、各素
子１１〜１７゜２０．２１．２２により、第２の信号調
停手段が構成されている。
次に動作について説明する。以下の説明の便宜上、各入
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにする
。
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにする
。
Ｇ、＝（１０２，３０１）、Ｇ！＝（１１１２１１）。
Ｇ、１＝（１０１，’ｌ １１）、Ｇ、＝（２０１，４
０１）。
０１）。
ｃ、＝（１１１，２０１）、Ｇ、＝（１０１，４０１）
０１〜Ｇ、の意味を示すと、次のような機能となる。
０１〜Ｇ、の意味を示すと、次のような機能となる。
Ｇ、＝（１，１）の時、プロセッサＰ、が情報資源Ｍを
アクセスした。
アクセスした。
Ｇ２＝（１，１）の時、プロセッサＰ２が情報資源Ｍを
アクセスした。
アクセスした。
Ｇｓ−（０，０）の時、プロセッサＰ１が情報資源Ｍを
アクセス可能。
アクセス可能。
Ｇ４− （０，０）の時、プロセッサＰ２が情報資源Ｍ
をアクセス可能、 Ｇｓ＝（０，０）の時、プロセッサＰ、が情報資源Ｍを
アクセス中に、プロセッサＰ ｚ カアクセス開始した
ため、プロセッサＰ。
をアクセス可能、 Ｇｓ＝（０，０）の時、プロセッサＰ、が情報資源Ｍを
アクセス中に、プロセッサＰ ｚ カアクセス開始した
ため、プロセッサＰ。
の実行完了までプロセッサＰ、に待つようにウェイト信
号Ｗｔを発生した。
号Ｗｔを発生した。
Ｇｂ−（０，０）の時、プロセッサＰ２が情報資源Ｍを
アクセス中に、プロセッサＰ−がアクセスを開始したた
め、プロセッサ Ｐ、の実行完了まで待つようにウェイト信号Ｗ１を発生
した。
アクセス中に、プロセッサＰ−がアクセスを開始したた
め、プロセッサ Ｐ、の実行完了まで待つようにウェイト信号Ｗ１を発生
した。
また、もし同時に入力信号ｒｌ＋ ｒ！が“０”とな
った時は、この信号調停器はプロセッサＰ。
った時は、この信号調停器はプロセッサＰ。
側を優先とするように構成されている。その動作を第２
図を参照して説明する。入力なしの時、ｒｌ＋ ｒ！
はｌ”で非活性化状態にあるものとする。この状態では
、 Ｇ、＝（０，１）、Ｇ、＝（１，０）、Ｇ３＝（０，，
０）Ｇ、＝（０，０）、ＧＳ＝（１，１）、Ｇ、＝（１
，１）となり、すべての機能が停止している。
図を参照して説明する。入力なしの時、ｒｌ＋ ｒ！
はｌ”で非活性化状態にあるものとする。この状態では
、 Ｇ、＝（０，１）、Ｇ、＝（１，０）、Ｇ３＝（０，，
０）Ｇ、＝（０，０）、ＧＳ＝（１，１）、Ｇ、＝（１
，１）となり、すべての機能が停止している。
次に、第２図のむ１時点で入力信号ｒｌ＋’！が同時に
“１″→“０、°′になると、Ｇ、〜Ｇ、は、Ｇ＋−（
１，１）、Ｇｘ＝（１，１）、Ｇ３＝（０，１）Ｇ、＝
（０，１）、Ｇｓ＝（１，０）、Ｇ６＝（０，１）とな
る。次に、第２図のクロック信号ＣＬＫの最初の立上り
ｑ、で入力線１０３，２０１，３０１のデータが、フリ
ップフロップ１３，１４．１５の出力線ＩＱ、２Ｑ、３
Ｑに転送される。するとＧ、〜Ｇ、は、 Ｇ、＝（１，１）、Ｇｚ−（０，１）、Ｇ３−（０，０
）Ｇ４＝（０，１）、ＧＳ−（０，Ｏ）、Ｇ＊＝（０，
１）となる。これはプロセッサＰ、が、Ｇ、−（０，０
）により承認出力信号ａ、が“′０′となってアクセス
可能となり、またｃｓ ＝ （０，０）によりプロセッ
サＰ２に対してウェイト信号Ｗ２を発生したことを意味
する。次に、ｔ２時点でプロセッサＰ１が実行を完了し
て、入力信号ｒ、が“１”になると、Ｇ１〜Ｇ、は、 Ｇｌ＝（０，１）、ｃｚ＝ｃｏ、１）、０ｓ−（１，０
）Ｇ、＝（０，１）、 Ｇｓ＝（０，０）、 Ｃ，＝（
１，０）となる。そしてクロック信号ＣＬＫの最初の立
上りｑ２で入力ｔａ１０３，２０１，３０１のデータが
フリップフロップ１３，１４．１５の出力線ＩＱ、２Ｑ
、３Ｑに転送される。すると、０１〜Ｇ、は、 ＣＩ＝（０１→１）、Ｇ、−（１，１）、０３−（１，
１）Ｇ、＝（０，１）、ＧＳ＝（１，０）、Ｇ、＝（１
，１）となる。そして、次のクロック信号ＣＬＫの立上
りｑ３により、Ｇ、〜Ｇ、は、 Ｇ、＝（０，０）、Ｇｚ−（１，１）、Ｇ、＝（１，１
）ｃ、＝（０，０）、Ｇ、＝（１，０）、Ｇ、＝（１，
０）となる、この結果、承認出力信号ａ２が°０”にな
ると共に、ＮＡＮＤ素子２３０入力条件（１゜１）が揃
い、その出力が０”となって、カウンタ２４がクロック
信号ＣＬＫのカウントを開始する。そして所定時間Ｔ、
後に、このカウンタ２４の出力線４Ｑが“０”となって
、フリップフロップ２２をセットし、プロセッサＰ、の
ウェイト信号Ｗ！を解除する。それと共に、プロセッサ
Ｐ。
“１″→“０、°′になると、Ｇ、〜Ｇ、は、Ｇ＋−（
１，１）、Ｇｘ＝（１，１）、Ｇ３＝（０，１）Ｇ、＝
（０，１）、Ｇｓ＝（１，０）、Ｇ６＝（０，１）とな
る。次に、第２図のクロック信号ＣＬＫの最初の立上り
ｑ、で入力線１０３，２０１，３０１のデータが、フリ
ップフロップ１３，１４．１５の出力線ＩＱ、２Ｑ、３
Ｑに転送される。するとＧ、〜Ｇ、は、 Ｇ、＝（１，１）、Ｇｚ−（０，１）、Ｇ３−（０，０
）Ｇ４＝（０，１）、ＧＳ−（０，Ｏ）、Ｇ＊＝（０，
１）となる。これはプロセッサＰ、が、Ｇ、−（０，０
）により承認出力信号ａ、が“′０′となってアクセス
可能となり、またｃｓ ＝ （０，０）によりプロセッ
サＰ２に対してウェイト信号Ｗ２を発生したことを意味
する。次に、ｔ２時点でプロセッサＰ１が実行を完了し
て、入力信号ｒ、が“１”になると、Ｇ１〜Ｇ、は、 Ｇｌ＝（０，１）、ｃｚ＝ｃｏ、１）、０ｓ−（１，０
）Ｇ、＝（０，１）、 Ｇｓ＝（０，０）、 Ｃ，＝（
１，０）となる。そしてクロック信号ＣＬＫの最初の立
上りｑ２で入力ｔａ１０３，２０１，３０１のデータが
フリップフロップ１３，１４．１５の出力線ＩＱ、２Ｑ
、３Ｑに転送される。すると、０１〜Ｇ、は、 ＣＩ＝（０１→１）、Ｇ、−（１，１）、０３−（１，
１）Ｇ、＝（０，１）、ＧＳ＝（１，０）、Ｇ、＝（１
，１）となる。そして、次のクロック信号ＣＬＫの立上
りｑ３により、Ｇ、〜Ｇ、は、 Ｇ、＝（０，０）、Ｇｚ−（１，１）、Ｇ、＝（１，１
）ｃ、＝（０，０）、Ｇ、＝（１，０）、Ｇ、＝（１，
０）となる、この結果、承認出力信号ａ２が°０”にな
ると共に、ＮＡＮＤ素子２３０入力条件（１゜１）が揃
い、その出力が０”となって、カウンタ２４がクロック
信号ＣＬＫのカウントを開始する。そして所定時間Ｔ、
後に、このカウンタ２４の出力線４Ｑが“０”となって
、フリップフロップ２２をセットし、プロセッサＰ、の
ウェイト信号Ｗ！を解除する。それと共に、プロセッサ
Ｐ。
は、情報資源Ｍに対してアクセスを開始し、ｔ。
時点で実行が完了する。その時、０４〜Ｇ、は初期状態
に戻る。
に戻る。
・また、プロセッサＰ２がアクセス中にプロセッサＰ１
からの入力信号ｒ、がｕＯ″になった場合は、ウェイト
信号Ｗ１が出力される。そして、プロセッサＰｚのアク
セスが完了して、入力信号ｒｔが“１”になれば、ＮＡ
ＮＤ素子２７の出力により、カウンタ２８が動作され、
上記所定時間Ｔ。
からの入力信号ｒ、がｕＯ″になった場合は、ウェイト
信号Ｗ１が出力される。そして、プロセッサＰｚのアク
セスが完了して、入力信号ｒｔが“１”になれば、ＮＡ
ＮＤ素子２７の出力により、カウンタ２８が動作され、
上記所定時間Ｔ。
後に、ウェイト信号Ｗ１が解除されて、プロセッサＰ１
がアクセスする。
がアクセスする。
従って、カウンタ２４，２Ｂは、両方のプロセッサＰ、
、Ｐ、が同時に情報資源Ｍに対してアクセスを行うのを
防止するための時間遅延タイマとして設けられている。
、Ｐ、が同時に情報資源Ｍに対してアクセスを行うのを
防止するための時間遅延タイマとして設けられている。
また、この信号調停器は信号の衝突のない場合は不必要
にウェイト信号Ｗ’＋ 、Ｗｚを出力しないようにして
、速やかにアクセスを行うことができるようにしている
。
にウェイト信号Ｗ’＋ 、Ｗｚを出力しないようにして
、速やかにアクセスを行うことができるようにしている
。
なお、上記実施例では、クロック信号ＣＬＫは、クロッ
ク発振器の出力信号であったが、その他の要求信号であ
ってもよい。
ク発振器の出力信号であったが、その他の要求信号であ
ってもよい。
また、フリップフロップ１３，１４．１５に関しても、
Ｊ−にフリップフロップ等、他のフリップフロップを用
いて回路構成してもよい。また、カウンタ２４，２８は
、いかなる構成の時限用のタイマであっても良い。さら
に、上記実施例ではＩＣによるロジック回路を構成させ
たが、リレーシーケンスでロジック回路を構成すること
も可能である。
Ｊ−にフリップフロップ等、他のフリップフロップを用
いて回路構成してもよい。また、カウンタ２４，２８は
、いかなる構成の時限用のタイマであっても良い。さら
に、上記実施例ではＩＣによるロジック回路を構成させ
たが、リレーシーケンスでロジック回路を構成すること
も可能である。
以上のように、この発明によれば、２つの入力信号の同
時入力に対しては、一方が優先されると共に、他方に対
してウェイト信号が出力され、その後、一方の入力信号
のアクセスが完了したら、所定時間経過後にウェイト信
号を解除するように構成したので、同時入力に対しては
一方に承認出力信号が出力され、またウェイト信号の解
除後は他方の入力信号がただちに処理される効果がある
。
時入力に対しては、一方が優先されると共に、他方に対
してウェイト信号が出力され、その後、一方の入力信号
のアクセスが完了したら、所定時間経過後にウェイト信
号を解除するように構成したので、同時入力に対しては
一方に承認出力信号が出力され、またウェイト信号の解
除後は他方の入力信号がただちに処理される効果がある
。
第１図はこの発明の一実施例による信号調停器を示す回
路図、第２図は同信号調停器の動作を示すタイミングチ
ャート、第３図は従来の入力信号調停器を示す回路図、
第４図は同信号調停器の動作を示すタイミングチャート
である。 １１．２１．２５はＮＯＴ素子、１２．１６はＮＡＮＤ
素子、１３，１４，１５．２２はフリップフロップ、１
７．１８はＮＯＲ素子、２０はＯＲ素子、２４はカウン
タ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社
路図、第２図は同信号調停器の動作を示すタイミングチ
ャート、第３図は従来の入力信号調停器を示す回路図、
第４図は同信号調停器の動作を示すタイミングチャート
である。 １１．２１．２５はＮＯＴ素子、１２．１６はＮＡＮＤ
素子、１３，１４，１５．２２はフリップフロップ、１
７．１８はＮＯＲ素子、２０はＯＲ素子、２４はカウン
タ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社
Claims (1)
- 第１の入力信号と第２の入力信号とが互いに異なる時間
に入力されたとき、上記第１の入力信号に応じて第１の
承認出力信号を出力し、上記第２の入力信号に応じて第
２の承認出力信号を出力する第１の信号調停手段と、上
記第１および第２の入力信号が同時に入力したとき、上
記第１の承認出力信号を出力すると共に、上記第２の入
力信号に対してウェイト信号を出力する第２の信号調停
手段と、上記ウェイト信号が出力されている状態で、上
記第１の入力信号が入力解除となったとき動作開始され
、所定時間後に上記ウェイト信号の出力を解除するタイ
マとを備えた入力信号調停器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068854A JPH0752431B2 (ja) | 1989-03-20 | 1989-03-20 | 入力信号調停器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068854A JPH0752431B2 (ja) | 1989-03-20 | 1989-03-20 | 入力信号調停器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02247760A true JPH02247760A (ja) | 1990-10-03 |
| JPH0752431B2 JPH0752431B2 (ja) | 1995-06-05 |
Family
ID=13385675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068854A Expired - Fee Related JPH0752431B2 (ja) | 1989-03-20 | 1989-03-20 | 入力信号調停器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752431B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741755A (en) * | 1980-08-25 | 1982-03-09 | Omron Tateisi Electronics Co | Shared memory controller |
-
1989
- 1989-03-20 JP JP1068854A patent/JPH0752431B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741755A (en) * | 1980-08-25 | 1982-03-09 | Omron Tateisi Electronics Co | Shared memory controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752431B2 (ja) | 1995-06-05 |
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Legal Events
| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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