JPH03191446A - アクセス要求調停回路 - Google Patents
アクセス要求調停回路Info
- Publication number
- JPH03191446A JPH03191446A JP33233589A JP33233589A JPH03191446A JP H03191446 A JPH03191446 A JP H03191446A JP 33233589 A JP33233589 A JP 33233589A JP 33233589 A JP33233589 A JP 33233589A JP H03191446 A JPH03191446 A JP H03191446A
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- arbitration
- access request
- access
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアクセス要求調停回路に関し、詳しくは、複数
のマイクロプロセッサによって共有されるメモリに対す
る複数のアクセス要求の競合を調停するアクセス要求調
停回路に関する。
のマイクロプロセッサによって共有されるメモリに対す
る複数のアクセス要求の競合を調停するアクセス要求調
停回路に関する。
（従来の技術）
従来、複数のＣＰＵ （マイクロプロセッサ）を用いた
電子機器においては、各ＣＰＵ間のデータ交換のために
各ＣＰＵが相互にアクセス可能な共有メモリを設置し、
この共有メモリを介してデータ交換を行っている。この
データ交換に際して各ＣＰＵから共有メモリへのアクセ
ス要求の競合を調停するために調停回路が設けられてい
る。調停回路はあるＣＰＵからアクセス要求を受けると
、共有メモリの競合状態を調べて共有メモリがその他の
ＣＰＵからアクセスされていない状態（レディー状態）
であれば、そのアクセス要求を許可してＣＰＵに許可信
号を返信するという基本機能を有している。
電子機器においては、各ＣＰＵ間のデータ交換のために
各ＣＰＵが相互にアクセス可能な共有メモリを設置し、
この共有メモリを介してデータ交換を行っている。この
データ交換に際して各ＣＰＵから共有メモリへのアクセ
ス要求の競合を調停するために調停回路が設けられてい
る。調停回路はあるＣＰＵからアクセス要求を受けると
、共有メモリの競合状態を調べて共有メモリがその他の
ＣＰＵからアクセスされていない状態（レディー状態）
であれば、そのアクセス要求を許可してＣＰＵに許可信
号を返信するという基本機能を有している。
このような従来の調停回路としては、例えば第３図に示
すようなものがあり、この調停回路１ではクロツタ発生
部２が調停動作に必要なタイミングの基となる調停クロ
ックＡＢＴＣＬＫ−Ａ、Ｂ。
すようなものがあり、この調停回路１ではクロツタ発生
部２が調停動作に必要なタイミングの基となる調停クロ
ックＡＢＴＣＬＫ−Ａ、Ｂ。
Ｃを基本クロックＣＬＫ ＩＮの入力によって生成し
、ラッチ回路３ａ〜３ｃがＣＫ端子に入力される調停ク
ロックＡＢＴＣＬＫにより、図外のＣＰＵ−Ａ、Ｂ、Ｃ
からＤ端子に入力されるアクセス要求ＲＥＱ−Ａ、Ｂ、
Ｃに応答するアクセス許可信号ＡＣＫ−Ａ、Ｂ、Ｃを生
成する。また、ラッチ回路３ａ〜３ｃのＲ端子にはＯＲ
回路４ａ〜４ｃから出力されるリセット信号が入力され
ており、このリセット信号が有効となっているときは、
アクセス要求が入力されてもアクセス許可信号ＡＣＫ−
Ａ、Ｂ、Ｃは出力できない。ここで、ラッチ回路３ａに
着目すると、ラッチ回路３ａはラッチ回路３ｂあるいは
ラッチ回路３Ｃのいずれかが既にラッチ動作されてアク
セス許可信号ＡＣＫを出力していない限りアクセス要求
ＲＥＱ−Ａを調停クロックＡＢＴＣＬＫ−Ａの立ち上が
りでラッチしてＡＣＫ−Ａ信号を出力することができる
。
、ラッチ回路３ａ〜３ｃがＣＫ端子に入力される調停ク
ロックＡＢＴＣＬＫにより、図外のＣＰＵ−Ａ、Ｂ、Ｃ
からＤ端子に入力されるアクセス要求ＲＥＱ−Ａ、Ｂ、
Ｃに応答するアクセス許可信号ＡＣＫ−Ａ、Ｂ、Ｃを生
成する。また、ラッチ回路３ａ〜３ｃのＲ端子にはＯＲ
回路４ａ〜４ｃから出力されるリセット信号が入力され
ており、このリセット信号が有効となっているときは、
アクセス要求が入力されてもアクセス許可信号ＡＣＫ−
Ａ、Ｂ、Ｃは出力できない。ここで、ラッチ回路３ａに
着目すると、ラッチ回路３ａはラッチ回路３ｂあるいは
ラッチ回路３Ｃのいずれかが既にラッチ動作されてアク
セス許可信号ＡＣＫを出力していない限りアクセス要求
ＲＥＱ−Ａを調停クロックＡＢＴＣＬＫ−Ａの立ち上が
りでラッチしてＡＣＫ−Ａ信号を出力することができる
。
すなわち、ＣＰ Ｕ−Ａのアクセスが許可されることに
なる。ところが、ラッチ回路３ｂあるいはラッチ回路３
ｃのいずれかがラッチ動作していると、ラッチ回路３ａ
はリセット入力（Ｒ）が有効となり、ＲＥＱ−Ａが入力
されてもＡＣＫ−Ａ信号を出力できない。すなわち、Ｃ
ＰＵ−Ａのアクセスは待たされる。
なる。ところが、ラッチ回路３ｂあるいはラッチ回路３
ｃのいずれかがラッチ動作していると、ラッチ回路３ａ
はリセット入力（Ｒ）が有効となり、ＲＥＱ−Ａが入力
されてもＡＣＫ−Ａ信号を出力できない。すなわち、Ｃ
ＰＵ−Ａのアクセスは待たされる。
（発明が解決しようとする課題）
しかしながら、このような従来のアクセス要求調停回路
にあっては、１つのＣＰＵのアクセス要求の頻度が掻め
て高い場合、その他のＣＰＵのアクセス要求が受けられ
ないという状態が発生し、アクセス要求が受は付けられ
ないＣＰＵの処理速度が著しく低下するという問題があ
った。
にあっては、１つのＣＰＵのアクセス要求の頻度が掻め
て高い場合、その他のＣＰＵのアクセス要求が受けられ
ないという状態が発生し、アクセス要求が受は付けられ
ないＣＰＵの処理速度が著しく低下するという問題があ
った。
すなわち、上記第３図の調停回路１についてこのような
状態が発生した場合の動作タイミングを第４図に示して
説明する。この第４図ではＣＰＵＡのアクセス要求頻度
が極めて高いためにＣＰＵ−Ｂのアクセス要求が受は付
けられない状態を示している。
状態が発生した場合の動作タイミングを第４図に示して
説明する。この第４図ではＣＰＵＡのアクセス要求頻度
が極めて高いためにＣＰＵ−Ｂのアクセス要求が受は付
けられない状態を示している。
■ＣＰ Ｕ−Ａのアクセス要求ＲＥＱ−Ａが調停クロツ
タＡＢＴＣＬＫ−Ａの立ち上がりで受は付けられてアク
セス要求許可ＡＣＫ−Ａが立ち上がる。
タＡＢＴＣＬＫ−Ａの立ち上がりで受は付けられてアク
セス要求許可ＡＣＫ−Ａが立ち上がる。
■ＣＰＵ−Ｂのアクセス要求ＲＥＱ−Ｂが立ち上がるが
、ＣＰ Ｕ−Ａのアクセスが許可されている状態（ＡＣ
Ｋ−Ａが立ち上がっている）ため、調停クロックＡＢＴ
ＣＬＫ−Ｂの立ち上がり（■′）では受は付けられない
。
、ＣＰ Ｕ−Ａのアクセスが許可されている状態（ＡＣ
Ｋ−Ａが立ち上がっている）ため、調停クロックＡＢＴ
ＣＬＫ−Ｂの立ち上がり（■′）では受は付けられない
。
■ＣＰＵ−Ａのアクセスが終了し、ＲＥＱ−Ａ。
ＡＣＫ−Ａともに立ち下がる。但し、この時点では、Ａ
ＢＴＣＬＫ−Ｂが立ち上がっていないため、ＲＥＱ−Ｂ
はまだ受は付けられない。
ＢＴＣＬＫ−Ｂが立ち上がっていないため、ＲＥＱ−Ｂ
はまだ受は付けられない。
■ＣＰＵ−Ａの２度目のアクセス要求ＲＥ Ｑ−Ａが立
ち上がる。
ち上がる。
■調停クーツクＡＢＴＣＬＫ−Ａの立ち上がりにより、
再度、ＲＥＱ−Ａが受は付けられて、ＡＣＫ−Ａ立ち上
がる。
再度、ＲＥＱ−Ａが受は付けられて、ＡＣＫ−Ａ立ち上
がる。
■調停クロックＡＢＴＣＬＫ−Ｂの立ち上がりが発生す
るが、この時点で既にＡＣＫ−Ａが立ち上がっているた
めにＡＣＫ−Ｂは立ち上がることができない。
るが、この時点で既にＡＣＫ−Ａが立ち上がっているた
めにＡＣＫ−Ｂは立ち上がることができない。
このようにＣＰＵ−Ａのアクセス要求頻度が極めて高い
場合には、アクセス要求ＲＢＱ−Ａの受は付けられる場
合が極めて高くなり、逆にＣＰＵ−Ｂのアクセス要求Ｒ
ＥＱ−Ｂが受は付けられる度合が極めて小さくなってＣ
ＰＵ−Ｂの処理速度が著しく低下してしまう。
場合には、アクセス要求ＲＢＱ−Ａの受は付けられる場
合が極めて高くなり、逆にＣＰＵ−Ｂのアクセス要求Ｒ
ＥＱ−Ｂが受は付けられる度合が極めて小さくなってＣ
ＰＵ−Ｂの処理速度が著しく低下してしまう。
（発明の目的）
そこで、本発明は、一つのアクセス要求を許可している
間は調停動作を停止し、該調停動作停止後も待機状態に
あるマイクロプロセッサのアクセス要求を優先的に許可
することにより、アクセス要求頻度の高いマイクロプロ
セッサの調停動作が優先することを回避するとともに、
調停動作の優先順位が乱れることを防止して、アクセス
要求頻度の低いマイクロプロセッサの処理速度低下を回
避するアクセス要求調停回路を提供することを目的とし
ている。
間は調停動作を停止し、該調停動作停止後も待機状態に
あるマイクロプロセッサのアクセス要求を優先的に許可
することにより、アクセス要求頻度の高いマイクロプロ
セッサの調停動作が優先することを回避するとともに、
調停動作の優先順位が乱れることを防止して、アクセス
要求頻度の低いマイクロプロセッサの処理速度低下を回
避するアクセス要求調停回路を提供することを目的とし
ている。
（発明の構成）
本発明は、上記目的を達成するため、複数のマイクロプ
ロセッサと該複数のマイクロプロセッサが共有するメモ
リとの間に接続され、該メモリに対して該複数のマイク
ロプロセッサから出力される複数のアクセス要求の競合
状態を調停し、常に一つの該アクセス要求に対してアク
セス許可で応答して他の競合するマイクロプロセッサの
アクセス要求は待機させるアクセス要求調停回路におい
て、前記−つのアクセス要求を許可している間は前記調
停の動作を停止する調停動作停止回路を設け、該調停動
作停止後も前記待機状態にあるマイクロプロセッサのア
クセス要求に対して前記アクセス許可を応答することを
特徴とするものである。
ロセッサと該複数のマイクロプロセッサが共有するメモ
リとの間に接続され、該メモリに対して該複数のマイク
ロプロセッサから出力される複数のアクセス要求の競合
状態を調停し、常に一つの該アクセス要求に対してアク
セス許可で応答して他の競合するマイクロプロセッサの
アクセス要求は待機させるアクセス要求調停回路におい
て、前記−つのアクセス要求を許可している間は前記調
停の動作を停止する調停動作停止回路を設け、該調停動
作停止後も前記待機状態にあるマイクロプロセッサのア
クセス要求に対して前記アクセス許可を応答することを
特徴とするものである。
以下、本発明の実施例に基づいて具体的に説明する。
第１．２図は本発明の一実施例を示す図である。
本実施例では従来例として示した第３図のものと共通す
る部分が多いため、同一構成部分には同一番号を付して
説明を省略し、異なる部分について説明する。第１図の
調停回路（アクセス要求調停回路）１１において、１２
は負論理のＯＲ回路、１３はＡＮＤ回路であり、ＯＲ回
路１２はラッチ回路３ａ〜３ｃのいずれか１つがラッチ
されると（アクセス許可信号ＡＣＫ−Ａ、Ｂ、Ｃのいず
れがが出力されると）、その出力からロウ（ＬＯＷ）信
号を出力し、ＡＮＤ回路１３はＯＲ回路１２からロウ信
号が出力されると、その出力の基本クロックＣＬＫ
ＩＮを遮断（ＬＯＷ状態）する。基本クロックＣＬＫ
１．Ｎが遮断されると、クロック発生部２から出力さ
れる調停クロックＡＢＴＣＬＫ−Ａ。
る部分が多いため、同一構成部分には同一番号を付して
説明を省略し、異なる部分について説明する。第１図の
調停回路（アクセス要求調停回路）１１において、１２
は負論理のＯＲ回路、１３はＡＮＤ回路であり、ＯＲ回
路１２はラッチ回路３ａ〜３ｃのいずれか１つがラッチ
されると（アクセス許可信号ＡＣＫ−Ａ、Ｂ、Ｃのいず
れがが出力されると）、その出力からロウ（ＬＯＷ）信
号を出力し、ＡＮＤ回路１３はＯＲ回路１２からロウ信
号が出力されると、その出力の基本クロックＣＬＫ
ＩＮを遮断（ＬＯＷ状態）する。基本クロックＣＬＫ
１．Ｎが遮断されると、クロック発生部２から出力さ
れる調停クロックＡＢＴＣＬＫ−Ａ。
Ｂ、Ｃも遮断される。すなわち、調停回路１１の調停動
作が停止し、この停止状態はアクセス許可信号ＡＣＫ−
Ａ、Ｂ、Ｃが出力れている間継続して図外のＣＰＵ−Ａ
ＳＢ、Ｃ（マイクロプロセッサ）から出力されるアクセ
ス要求信号ＲＥＱ−Ａ、Ｂ、Ｃに対する応答は停止され
る。ＯＲ回路１２およびＡＮＤ回路１３は調停動作停止
回路としての機能を有する。
作が停止し、この停止状態はアクセス許可信号ＡＣＫ−
Ａ、Ｂ、Ｃが出力れている間継続して図外のＣＰＵ−Ａ
ＳＢ、Ｃ（マイクロプロセッサ）から出力されるアクセ
ス要求信号ＲＥＱ−Ａ、Ｂ、Ｃに対する応答は停止され
る。ＯＲ回路１２およびＡＮＤ回路１３は調停動作停止
回路としての機能を有する。
次に、作用を説明する。
調停回路１１の動作について第２図に示す各信号のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
■調停クロックＡＢＴＣＬＫ−Ａの立ち上がりでＣＰＵ
−Ａから出力されたアクセス要求信号ＲＥＱ−Ａが受は
付けられてアクセス許可信号ＡＣＫ−Ａが立ち上がる。
−Ａから出力されたアクセス要求信号ＲＥＱ−Ａが受は
付けられてアクセス許可信号ＡＣＫ−Ａが立ち上がる。
このＡＣＫ−八によりＯＲ回路１２およびＡＮＤ回路１
３が基本クロ、りＣＬＫ ＩＮを停止すると、調停ク
ロックＡＢＴＣＬＫ−Ａ、、Ｂ、Ｃも停止する（調停動
作停止）。
３が基本クロ、りＣＬＫ ＩＮを停止すると、調停ク
ロックＡＢＴＣＬＫ−Ａ、、Ｂ、Ｃも停止する（調停動
作停止）。
■ＣＰＵ−Ｂから出力されたアクセス要求信号ＲＥＱ−
Ｂが立ち上がる。
Ｂが立ち上がる。
■ＣＰ Ｕ−Ａのアクセス（ＲＥＱ−Ａ）が終了し、Ｒ
ＥＱ−Ａ、ＡＣＫ−Ａともに立ち下がる。
ＥＱ−Ａ、ＡＣＫ−Ａともに立ち下がる。
■■により停止していた調停クロックＡＢＴＣＬＫ−Ａ
、Ｂ、Ｃが再び起動して（調停動作再開）調停クロック
ＡＢＴＣＬＫ−Ｂの立ち上がりでＣＰＵ−Ｂのアクセス
要求信号ＲＥＱ−Ｂが受は付けられてアクセス許可信号
ＡＣＫ−Ｂが立ち上がる。
、Ｂ、Ｃが再び起動して（調停動作再開）調停クロック
ＡＢＴＣＬＫ−Ｂの立ち上がりでＣＰＵ−Ｂのアクセス
要求信号ＲＥＱ−Ｂが受は付けられてアクセス許可信号
ＡＣＫ−Ｂが立ち上がる。
■■の後に再びＣＰＵ−Ａのアクセス要求信号ＲＥＱ−
Ａが立ち上がるが、再びＯＲ回路１２およびＡＮＤ回路
１３によりＡＣＫ−Ｂの立ち上がりで調停クロックＡＢ
ＴＣＬＫ−Ａ、Ｂ。
Ａが立ち上がるが、再びＯＲ回路１２およびＡＮＤ回路
１３によりＡＣＫ−Ｂの立ち上がりで調停クロックＡＢ
ＴＣＬＫ−Ａ、Ｂ。
Ｃが停止するため（調停動作再停止）、ＲＥＱ−Ａは受
は付けられない。
は付けられない。
■ＣＰＵ−Ｂのアクセス（ＲＥＱ−Ｂ）が終了し、ＲＥ
Ｑ−Ｂ、ＡＣＫ−Ｂともに立ち下がる。これにより、停
止していた調停クロックＡＢＴＣＬＫ−Ａ、ＢＸＣが再
び起動する。
Ｑ−Ｂ、ＡＣＫ−Ｂともに立ち下がる。これにより、停
止していた調停クロックＡＢＴＣＬＫ−Ａ、ＢＸＣが再
び起動する。
以上のように本実施例の調停回路１１ではアクセス頻度
の高いＣＰ Ｕ−Ａにその調停動作が独占されることが
なくなり、ＣＰＵ−Ｂのアクセス要求も遅れることなく
受は付けられるようになって、ＣＰＵ−Ｂの処理速度の
低下が回避される。
の高いＣＰ Ｕ−Ａにその調停動作が独占されることが
なくなり、ＣＰＵ−Ｂのアクセス要求も遅れることなく
受は付けられるようになって、ＣＰＵ−Ｂの処理速度の
低下が回避される。
したがって、一つのアクセス要求が受は付けられている
間は調停動作を一時停止することにより、競合するアク
セス要求に対する調停の優先順位が乱れることがなくな
り、複数のＣＰＵ−Ａ、、Ｂ、Ｃに対してアクセス受は
付けが平等に行われるようになる。その結果、一つのＣ
ＰＵに共有メモリが独占されて他のＣＰＵの処理を妨げ
るという事態を未然に防止することができる。
間は調停動作を一時停止することにより、競合するアク
セス要求に対する調停の優先順位が乱れることがなくな
り、複数のＣＰＵ−Ａ、、Ｂ、Ｃに対してアクセス受は
付けが平等に行われるようになる。その結果、一つのＣ
ＰＵに共有メモリが独占されて他のＣＰＵの処理を妨げ
るという事態を未然に防止することができる。
（効果）
本発明によれば、一つのアクセス要求を許可している間
は調停動作を停止し、該調停動作停止後も待機状態にあ
るマイクロプロセッサのアクセス要求を優先的に許可し
ているので、アクセス要求頻度の高いマイクロプロセッ
サの調停動作が優先することを回避するとともに、調停
動作の優先順位が乱れることを防止することができ、ア
クセス要求頻度の低いマイクロプロセッサの処理速度低
下を回避することができる。
は調停動作を停止し、該調停動作停止後も待機状態にあ
るマイクロプロセッサのアクセス要求を優先的に許可し
ているので、アクセス要求頻度の高いマイクロプロセッ
サの調停動作が優先することを回避するとともに、調停
動作の優先順位が乱れることを防止することができ、ア
クセス要求頻度の低いマイクロプロセッサの処理速度低
下を回避することができる。
第１．２図は本発明に係るアクセス要求調停回路の一実
施例を示す図であり、第１図はその回路構成を示す図、
第２図はその各部における信号の動作タイミングをしめ
ずタイミングチャートである。 第３．４図は従来のアクセス要求調停回路を示す図であ
り、第３図はその回路構成を示す図、第４図はその各部
における信号の動作タイミングを示すタイミングチャー
トである。 １１・・・・・・調停回路（アクセス要求調停回路）、
代 理 人 弁理士 有我軍一部
施例を示す図であり、第１図はその回路構成を示す図、
第２図はその各部における信号の動作タイミングをしめ
ずタイミングチャートである。 第３．４図は従来のアクセス要求調停回路を示す図であ
り、第３図はその回路構成を示す図、第４図はその各部
における信号の動作タイミングを示すタイミングチャー
トである。 １１・・・・・・調停回路（アクセス要求調停回路）、
代 理 人 弁理士 有我軍一部
Claims (1)
- 複数のマイクロプロセッサと該複数のマイクロプロセッ
サが共有するメモリとの間に接続され、該メモリに対し
て該複数のマイクロプロセッサから出力される複数のア
クセス要求の競合状態を調停し、常に一つの該アクセス
要求に対してアクセス許可で応答して他の競合するマイ
クロプロセッサのアクセス要求は待機させるアクセス要
求調停回路において、前記一つのアクセス要求を許可し
ている間は前記調停の動作を停止する調停動作停止回路
を設け、該調停動作停止後も前記待機状態にあるマイク
ロプロセッサのアクセス要求に対して前記アクセス許可
を応答することを特徴とするアクセス要求調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33233589A JPH03191446A (ja) | 1989-12-21 | 1989-12-21 | アクセス要求調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33233589A JPH03191446A (ja) | 1989-12-21 | 1989-12-21 | アクセス要求調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191446A true JPH03191446A (ja) | 1991-08-21 |
Family
ID=18253814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33233589A Pending JPH03191446A (ja) | 1989-12-21 | 1989-12-21 | アクセス要求調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
-
1989
- 1989-12-21 JP JP33233589A patent/JPH03191446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
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