JPS6229819B2 - - Google Patents
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- JPS6229819B2 JPS6229819B2 JP1009577A JP1009577A JPS6229819B2 JP S6229819 B2 JPS6229819 B2 JP S6229819B2 JP 1009577 A JP1009577 A JP 1009577A JP 1009577 A JP1009577 A JP 1009577A JP S6229819 B2 JPS6229819 B2 JP S6229819B2
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- 230000004044 response Effects 0.000 claims description 2
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 22
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 22
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 13
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 13
- 101000945093 Homo sapiens Ribosomal protein S6 kinase alpha-4 Proteins 0.000 description 9
- 102100033644 Ribosomal protein S6 kinase alpha-4 Human genes 0.000 description 9
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Description
【発明の詳細な説明】
この発明は複数の割込原因に対する割込処理を
行なう処理装置において、１つの割込処理中に他
の割込信号が発生した場合の割込制御装置に関
し、特に複数の割込原因に対して単一の割込要求
信号を処理装置に印加する割込制御装置に関す
る。
行なう処理装置において、１つの割込処理中に他
の割込信号が発生した場合の割込制御装置に関
し、特に複数の割込原因に対して単一の割込要求
信号を処理装置に印加する割込制御装置に関す
る。
割込原因の数が増加してくると一つの割込処理
を実行中に他の割込原因が発生することがある。
このような場合、従来は後で発生した割込信号を
待機させ、先の割込処理が終了した後、後の割込
原因に対する処理を行つていた。しかし割込原因
が増加した場合には割込レベルを多重化して、或
る割込原因に対する割込処理を実行中、その割込
原因よりも、優先順位が高位にある割込原因が発
生した場合に先の割込処理を中断して後の割込原
因に対する割込処理を実行し、その割込処理の終
了後に先の割込処理に復帰し、一方実行中の割込
処理の割込原因よりも優先順位が低位の割込原因
が発生した場合は、現在の割込処理の終了後に後
の割込原因に対する割込処理を実行することを可
能にすることが好ましい。
を実行中に他の割込原因が発生することがある。
このような場合、従来は後で発生した割込信号を
待機させ、先の割込処理が終了した後、後の割込
原因に対する処理を行つていた。しかし割込原因
が増加した場合には割込レベルを多重化して、或
る割込原因に対する割込処理を実行中、その割込
原因よりも、優先順位が高位にある割込原因が発
生した場合に先の割込処理を中断して後の割込原
因に対する割込処理を実行し、その割込処理の終
了後に先の割込処理に復帰し、一方実行中の割込
処理の割込原因よりも優先順位が低位の割込原因
が発生した場合は、現在の割込処理の終了後に後
の割込原因に対する割込処理を実行することを可
能にすることが好ましい。
しかるに、複数の割込原因に対して夫々異なる
割込要求信号を割り当てて、前記複数の割込原因
を独立に制御するようにすれば、割込原因の待機
および許可を比較的容易に制御することができる
が、割込要求信号の数が増すと割込処理回路の構
成が複雑化するので好ましくない。これに対し
て、複数の割込原因に対して１つの割込要求信号
回路で対処すれば、割込処理回路の簡略化が計れ
る。しかしながら、単一の割込要求信号で複数の
割込原因に対処すると先に述べた割込の多重処理
および優先処理が困難である。
割込要求信号を割り当てて、前記複数の割込原因
を独立に制御するようにすれば、割込原因の待機
および許可を比較的容易に制御することができる
が、割込要求信号の数が増すと割込処理回路の構
成が複雑化するので好ましくない。これに対し
て、複数の割込原因に対して１つの割込要求信号
回路で対処すれば、割込処理回路の簡略化が計れ
る。しかしながら、単一の割込要求信号で複数の
割込原因に対処すると先に述べた割込の多重処理
および優先処理が困難である。
この発明の目的は複数の割込原因に対して共通
に用いられる１つの割込要求信号発生回路を有す
る装置において、割込原因が多重に発生した場合
でも、割込原因の優先順位に応じた割込処理を可
能とする割込制御装置を提供するにある。
に用いられる１つの割込要求信号発生回路を有す
る装置において、割込原因が多重に発生した場合
でも、割込原因の優先順位に応じた割込処理を可
能とする割込制御装置を提供するにある。
本発明は優先順位の異なる複数の割込原因の各
各に対応して設けられ、割込原因からの割込信号
によつてセツトされ、割込処理終了後リセツトさ
れる割込入力記憶回路と、介割込入力記憶回路に
対応して設けられ、割込処理開始時にセツトされ
割込処理終了後にリセツトされるマスク記憶回路
と、単一の割込要求信号発生回路と、各割込入力
記憶回路に対応して設けられ、その割込入力記憶
回路および対応するマスク記憶回路が夫々セツト
およびリセツト状態にあり、かつ優先順位が上位
の割込原因に対応する割込入力記憶回路のすべて
がリセツト状態にある期間出力を発生するゲート
回路とを具備し、前記割込要求信号発生回路は前
記ゲート回路からの出力に応答して該出力が発生
された時点から所定の期間割込要求信号を発生
し、任意の割込原因に対して割込要求信号が発生
された後、当該割込原因に対応するマスク記憶回
路をセツトすることによつて前記ゲート回路の出
力を停止せしめ、これによつて続けて発生される
優先順位の上位の割込の受付けを許可するととも
に優先順位の下位の割込の受付けを禁止すること
を特徴とするものである。
各に対応して設けられ、割込原因からの割込信号
によつてセツトされ、割込処理終了後リセツトさ
れる割込入力記憶回路と、介割込入力記憶回路に
対応して設けられ、割込処理開始時にセツトされ
割込処理終了後にリセツトされるマスク記憶回路
と、単一の割込要求信号発生回路と、各割込入力
記憶回路に対応して設けられ、その割込入力記憶
回路および対応するマスク記憶回路が夫々セツト
およびリセツト状態にあり、かつ優先順位が上位
の割込原因に対応する割込入力記憶回路のすべて
がリセツト状態にある期間出力を発生するゲート
回路とを具備し、前記割込要求信号発生回路は前
記ゲート回路からの出力に応答して該出力が発生
された時点から所定の期間割込要求信号を発生
し、任意の割込原因に対して割込要求信号が発生
された後、当該割込原因に対応するマスク記憶回
路をセツトすることによつて前記ゲート回路の出
力を停止せしめ、これによつて続けて発生される
優先順位の上位の割込の受付けを許可するととも
に優先順位の下位の割込の受付けを禁止すること
を特徴とするものである。
この発明による割込制御装置の実施例を図面を
参照して詳細に説明する。第１図においてMSK
０、MSK１、MSK２、MSK３はデータ処理中央
演算装置（以下CPUとする）より発生される命
令SMSK０、SMSK１、SMSK２、SMSK３を
夫々そのセツト入力とし、命令RMSK０、RMSK
１、RMSK２、RMSK３をリセツト入力とするセ
ツトリセツト型フリツプフロツプ（以下Ｆ／Ｆと
記す）で、後述するようにこれらは各割込に対す
るマスクＦ／Ｆとして働く。IH０、IH１、IH
２、IH３はそれぞれ対応する割込原因INT０、
INT１、INT２、INT３をそのセツト入力とし、
命令RIH０、RIH１、RIH２、RIH３をリセツト
入力とする割込入力Ｆ／Ｆである。アンドゲート
１は割込入力Ｆ／Ｆ IH０の出力と対応する
マスクＦ／Ｆ MSK０の出力とを入力とする
２入力アンドゲート、アンドゲート２は上位の割
込入力Ｆ／Ｆ IH０の出力、対応するマスク
Ｆ／Ｆ MSK１のＱ出力、自身の割込入力Ｆ／
Ｆ IH１のＱ出力を入力とする３入力アンドゲ
ート、アンドゲート３は上位の割込入力Ｆ／Ｆ
IH０、IH１、対応するマスクＦ／Ｆ MSK２の
各出力と、自身の割込入力Ｆ／Ｆ IH２のＱ
出力を入力とする４入力アンドゲート、アンドゲ
ート４は上位の割込入力Ｆ／Ｆ IH０、IH１、
IH２、対応するマスクＦ／Ｆ MSK３の各出
力、自身の割込入力IH3のＱ出力を入力とする５
入力アンドゲートであり、オアゲート５はアンド
ゲート１，２，３，４の各出力をその入力とする
４入力オアゲート、遅延型Ｆ／Ｆ（以下Ｄ−Ｆ／
Ｆとする）６はオアゲート５の出力をその入力と
している。インバータ７はＤ−Ｆ／Ｆ６の出力を
入力とし、その反転出力をアンドゲート８に入力
する。アンドゲート８の他方の入力はオアゲート
５の出力である。Ｄ−Ｆ／Ｆ６、インバータ７、
アンドゲート８は割込要求信号（REQ）となる
ワンパルスを作成するパルス微分回路を構成する
割込要求信号発生回路９である。
参照して詳細に説明する。第１図においてMSK
０、MSK１、MSK２、MSK３はデータ処理中央
演算装置（以下CPUとする）より発生される命
令SMSK０、SMSK１、SMSK２、SMSK３を
夫々そのセツト入力とし、命令RMSK０、RMSK
１、RMSK２、RMSK３をリセツト入力とするセ
ツトリセツト型フリツプフロツプ（以下Ｆ／Ｆと
記す）で、後述するようにこれらは各割込に対す
るマスクＦ／Ｆとして働く。IH０、IH１、IH
２、IH３はそれぞれ対応する割込原因INT０、
INT１、INT２、INT３をそのセツト入力とし、
命令RIH０、RIH１、RIH２、RIH３をリセツト
入力とする割込入力Ｆ／Ｆである。アンドゲート
１は割込入力Ｆ／Ｆ IH０の出力と対応する
マスクＦ／Ｆ MSK０の出力とを入力とする
２入力アンドゲート、アンドゲート２は上位の割
込入力Ｆ／Ｆ IH０の出力、対応するマスク
Ｆ／Ｆ MSK１のＱ出力、自身の割込入力Ｆ／
Ｆ IH１のＱ出力を入力とする３入力アンドゲ
ート、アンドゲート３は上位の割込入力Ｆ／Ｆ
IH０、IH１、対応するマスクＦ／Ｆ MSK２の
各出力と、自身の割込入力Ｆ／Ｆ IH２のＱ
出力を入力とする４入力アンドゲート、アンドゲ
ート４は上位の割込入力Ｆ／Ｆ IH０、IH１、
IH２、対応するマスクＦ／Ｆ MSK３の各出
力、自身の割込入力IH3のＱ出力を入力とする５
入力アンドゲートであり、オアゲート５はアンド
ゲート１，２，３，４の各出力をその入力とする
４入力オアゲート、遅延型Ｆ／Ｆ（以下Ｄ−Ｆ／
Ｆとする）６はオアゲート５の出力をその入力と
している。インバータ７はＤ−Ｆ／Ｆ６の出力を
入力とし、その反転出力をアンドゲート８に入力
する。アンドゲート８の他方の入力はオアゲート
５の出力である。Ｄ−Ｆ／Ｆ６、インバータ７、
アンドゲート８は割込要求信号（REQ）となる
ワンパルスを作成するパルス微分回路を構成する
割込要求信号発生回路９である。
回路９の出力端子１０から割込要求信号REQ
が発生すると、CPUは実行中のプログラムを中
断し、割込時点のプログラム、各種データを退避
し、割込原因に対応した割込処理プログラムに移
る。どの割込原因に対する処理も実行されていな
いとすると、割込入力Ｆ／Ｆ IH０、IH１、IH
２、IH３はいずれもリセツト状態（出力が
“１”）となつている。プログラムの処理状態によ
つては割込原因が発生してもその割込みを受付け
ないようにすることがあり、この受付けを許すか
否かはCPUによりマスクＦ／Ｆ MSK０、MSK
１、MSK２、MSK３を制御することにより行な
うことができる。いまこれ等マスクＦ／Ｆは割込
受付状態にあつてすべてリセツト状態（出力が
“１”）にあるとする。
が発生すると、CPUは実行中のプログラムを中
断し、割込時点のプログラム、各種データを退避
し、割込原因に対応した割込処理プログラムに移
る。どの割込原因に対する処理も実行されていな
いとすると、割込入力Ｆ／Ｆ IH０、IH１、IH
２、IH３はいずれもリセツト状態（出力が
“１”）となつている。プログラムの処理状態によ
つては割込原因が発生してもその割込みを受付け
ないようにすることがあり、この受付けを許すか
否かはCPUによりマスクＦ／Ｆ MSK０、MSK
１、MSK２、MSK３を制御することにより行な
うことができる。いまこれ等マスクＦ／Ｆは割込
受付状態にあつてすべてリセツト状態（出力が
“１”）にあるとする。
この状態において３番目の優先順位をもつ割込
原因INT２が発生し、割込原因INT２に対する割
込処理プログラムを実行中に割込原因INT２より
も優先順位の高い２番目の割込原因INT１が発生
した場合のプログラムの推移を第２図に、そのタ
イムチヤートを第３図にそれぞれ示して説明す
る。CPUがプログラムＡを実行中で、その番地
Anとなつた時点t1に割込原因INT２が発生する
と、この信号は割込入力Ｆ／Ｆ IH２をセツト
する（Ｑ＝“１”，＝“０”となる）。今上位の割
込入力Ｆ／Ｆ IH０、IH１、および対応するマ
スクＦ／Ｆ MSK２の何れもリセツトされてい
るので割込入力Ｆ／Ｆ IH２のＱ出力はアンド
ゲート３、オアゲート５を介して割込信号発生回
路９に入力され、出力端子１０にはＤ−Ｆ／Ｆ６
によつて定められた遅延時間に相当する割込要求
信号REQが時点t2に発生する。この信号により
CPUは実行中のプログラムＡを番地Anの終りで
中断し、アンドゲート３が論理値１であることを
検出してこれに対応する割込原因INT２に対する
割込処理プログラムＢに移る。この割込処理プロ
グラムの先頭にはマスクＦ／FMSK２をセツトす
る命令SMSK２があり、マスクＦ／Ｆ MSK２
はこの割込処理プログラム内ではセツト状態（
出力＝“０”）となる。つまり割込原因INT２の割
込処理状態になると、この割込原因と対応する割
込マスクＦ／Ｆ MSK２をセツトして、割込原
因INT２を受付けないようにし、この割込処理が
終つた後に改めて割込原因INT２を受付けてよい
か否かの判断を行なう。この状態においてはアン
ドゲート３の入力のうちマスクＦ／Ｆ MSK２
の出力は論理値“０”となり、割込入力Ｆ／Ｆ
IH２のＱ出力はアンドゲート３によつて割込
信号発生回路９へ入力されることを禁止される。
原因INT２が発生し、割込原因INT２に対する割
込処理プログラムを実行中に割込原因INT２より
も優先順位の高い２番目の割込原因INT１が発生
した場合のプログラムの推移を第２図に、そのタ
イムチヤートを第３図にそれぞれ示して説明す
る。CPUがプログラムＡを実行中で、その番地
Anとなつた時点t1に割込原因INT２が発生する
と、この信号は割込入力Ｆ／Ｆ IH２をセツト
する（Ｑ＝“１”，＝“０”となる）。今上位の割
込入力Ｆ／Ｆ IH０、IH１、および対応するマ
スクＦ／Ｆ MSK２の何れもリセツトされてい
るので割込入力Ｆ／Ｆ IH２のＱ出力はアンド
ゲート３、オアゲート５を介して割込信号発生回
路９に入力され、出力端子１０にはＤ−Ｆ／Ｆ６
によつて定められた遅延時間に相当する割込要求
信号REQが時点t2に発生する。この信号により
CPUは実行中のプログラムＡを番地Anの終りで
中断し、アンドゲート３が論理値１であることを
検出してこれに対応する割込原因INT２に対する
割込処理プログラムＢに移る。この割込処理プロ
グラムの先頭にはマスクＦ／FMSK２をセツトす
る命令SMSK２があり、マスクＦ／Ｆ MSK２
はこの割込処理プログラム内ではセツト状態（
出力＝“０”）となる。つまり割込原因INT２の割
込処理状態になると、この割込原因と対応する割
込マスクＦ／Ｆ MSK２をセツトして、割込原
因INT２を受付けないようにし、この割込処理が
終つた後に改めて割込原因INT２を受付けてよい
か否かの判断を行なう。この状態においてはアン
ドゲート３の入力のうちマスクＦ／Ｆ MSK２
の出力は論理値“０”となり、割込入力Ｆ／Ｆ
IH２のＱ出力はアンドゲート３によつて割込
信号発生回路９へ入力されることを禁止される。
ここで、仮にマスクＦ／Ｆ MSK２がなかつ
たならば、割込入力Ｆ／Ｆ IH２は割込処理期
間中セツト状態にあるため、アンドゲート３の出
力は常に“１”となり続け、上位の割込原因から
の割込信号が発生してもパルス微分回路９から割
込要求信号を発生することができない。一方、割
込原因INT２に対する割込処理の開始に伴つて、
割込入力Ｆ／Ｆ IH２をリセツトするとアンド
ゲート３の出力は停止され、上位の割込の受付け
は可能となるが、同時に下位の割込原因INT３の
受付けも可能となり優先割込処理ができない。従
つて、マスクＦ／Ｆ MSK２を設けることによ
つて、これをセツトすることによつてアンドゲー
ト３の出力を停止し、優先順位の上位の割込を許
可するとともに優先順位の下位の割込の受付けを
禁止することができるので、多重優先割込制御が
可能となる。他のマスクＦ／Ｆについても同様で
ある。かかるマスクＦ／Ｆは複数の割込原因に対
して単一の割込要求信号を発生する本考案の割込
制御装置において特に有効である。
たならば、割込入力Ｆ／Ｆ IH２は割込処理期
間中セツト状態にあるため、アンドゲート３の出
力は常に“１”となり続け、上位の割込原因から
の割込信号が発生してもパルス微分回路９から割
込要求信号を発生することができない。一方、割
込原因INT２に対する割込処理の開始に伴つて、
割込入力Ｆ／Ｆ IH２をリセツトするとアンド
ゲート３の出力は停止され、上位の割込の受付け
は可能となるが、同時に下位の割込原因INT３の
受付けも可能となり優先割込処理ができない。従
つて、マスクＦ／Ｆ MSK２を設けることによ
つて、これをセツトすることによつてアンドゲー
ト３の出力を停止し、優先順位の上位の割込を許
可するとともに優先順位の下位の割込の受付けを
禁止することができるので、多重優先割込制御が
可能となる。他のマスクＦ／Ｆについても同様で
ある。かかるマスクＦ／Ｆは複数の割込原因に対
して単一の割込要求信号を発生する本考案の割込
制御装置において特に有効である。
割込原因INT２に対する割込処理期間中に時点
t3で上位の割込原因INT１による割込が発生する
と、割込入力Ｆ／Ｆ IH１がセツトされる。こ
の時割込入力Ｆ／Ｆ IH０はリセツト状態にあ
り、マスクＦ／Ｆ MSK１もリセツト状態にあ
るので割込入力Ｆ／Ｆ IH１のＱ出力はアンド
ゲート２、オアゲート５を介して割込信号発生回
路９に入力され、割込要求信号REQが時点t4に発
生する。上述したように割込要求信号REQが発
生すると実行中のプログラムを中断するので、割
込原因INT２に対するプログラムＢはその番地Ｂ
pの終りで中断され、CPUはアンドゲート２の出
力が論理値“１”であることを検出して割込原因
１に対する割込処理プログラムＣに移る。この割
込原因１に対する割込処理プログラムの先頭には
マスクＦ／Ｆ MSK１に対するセツト命令
SMSK１を置き、マスクＦ／Ｆ SMSK１をセツ
ト状態として下位の割込受付けを禁止する。
t3で上位の割込原因INT１による割込が発生する
と、割込入力Ｆ／Ｆ IH１がセツトされる。こ
の時割込入力Ｆ／Ｆ IH０はリセツト状態にあ
り、マスクＦ／Ｆ MSK１もリセツト状態にあ
るので割込入力Ｆ／Ｆ IH１のＱ出力はアンド
ゲート２、オアゲート５を介して割込信号発生回
路９に入力され、割込要求信号REQが時点t4に発
生する。上述したように割込要求信号REQが発
生すると実行中のプログラムを中断するので、割
込原因INT２に対するプログラムＢはその番地Ｂ
pの終りで中断され、CPUはアンドゲート２の出
力が論理値“１”であることを検出して割込原因
１に対する割込処理プログラムＣに移る。この割
込原因１に対する割込処理プログラムの先頭には
マスクＦ／Ｆ MSK１に対するセツト命令
SMSK１を置き、マスクＦ／Ｆ SMSK１をセツ
ト状態として下位の割込受付けを禁止する。
割込原因INT１に対するプログラムＣの最後に
は割込入力Ｆ／Ｆ IH１のリセツト命令RIH１が
置かれ割込原因INT１に対するプログラム終了
後、時点t5に割込入力Ｆ／Ｆ IH１はリセツト状
態となる。また、マスクＦ／Ｆ MSK１に対す
る命令RMSK１も割込入力Ｆ／Ｆ IH１がリセ
ツトされた後に発生することができ、再度割込原
因INT１が現われた場合、この割込原因INT１に
対する割込処理を受付けるかどうか設定できる。
割込原因INT１に対する割込処理プログラムＣが
終了すると中断されていた割込原因INT２に対す
る割込処理プログラムＢの番地Ｂp+1に復帰し、
このプログラムの残りを実行し、その最後には割
込原因INT１に対する割込処理プログラムと同様
に割込原因を保持する割込入力Ｆ／Ｆ HI２、
マスクＦ／Ｆ MSK２に対する命令が設けら
れ、プログラムＢの終了時点t6に割込原因INT２
が発生する前のプログラムＡの番地Ａo+1に復帰
する。
は割込入力Ｆ／Ｆ IH１のリセツト命令RIH１が
置かれ割込原因INT１に対するプログラム終了
後、時点t5に割込入力Ｆ／Ｆ IH１はリセツト状
態となる。また、マスクＦ／Ｆ MSK１に対す
る命令RMSK１も割込入力Ｆ／Ｆ IH１がリセ
ツトされた後に発生することができ、再度割込原
因INT１が現われた場合、この割込原因INT１に
対する割込処理を受付けるかどうか設定できる。
割込原因INT１に対する割込処理プログラムＣが
終了すると中断されていた割込原因INT２に対す
る割込処理プログラムＢの番地Ｂp+1に復帰し、
このプログラムの残りを実行し、その最後には割
込原因INT１に対する割込処理プログラムと同様
に割込原因を保持する割込入力Ｆ／Ｆ HI２、
マスクＦ／Ｆ MSK２に対する命令が設けら
れ、プログラムＢの終了時点t6に割込原因INT２
が発生する前のプログラムＡの番地Ａo+1に復帰
する。
他方、割込原因INT２に対する割込処理プログ
ラム実行中に割込原因INT３が発生した時のプロ
グラムの推移を第４図に、タイムチヤートを第５
図にそれぞれ示す。INT３が発生した時点t7で割
込入力Ｆ／Ｆ IH3はセツトされるが、アンドゲ
ート４の入力の一つである割込入力Ｆ／Ｆ IH
２の出力が論理値“０”であるため、割込入力
Ｆ／Ｆ IH３のＱ出力は割込信号発生回路９に
入力されず、割込原因INT２に対する割込処理プ
ログラムＢの実行が継続される。このプログラム
Ｂの終了した時点t8への前述した如く割込入力
Ｆ／Ｆ IH２がリセツトされるため割込原因INT
１、INT２に対すると同様にして割込要求信号
REQが発生し、CPUはアンドゲート４の出力が
論理値“１”であることを検出し、割込原因INT
３に対応した割込処理プログラムＤに移る。この
プログラムの先頭にも割込原因INT１、INT２と
同様に割込入力Ｆ／Ｆ INT３に対するマスク
Ｆ／Ｆ MSK３のセツト命令が置かれる。割込
原因INT３に対する割込処理プログラムＤの終了
後は割込原因INT１、INT２に対する割込処理プ
ログラムにおけると同様の処理を実行し、割込原
因INT２が発生する前のプログラムＡの番地Ａo+
１に復帰する。
ラム実行中に割込原因INT３が発生した時のプロ
グラムの推移を第４図に、タイムチヤートを第５
図にそれぞれ示す。INT３が発生した時点t7で割
込入力Ｆ／Ｆ IH3はセツトされるが、アンドゲ
ート４の入力の一つである割込入力Ｆ／Ｆ IH
２の出力が論理値“０”であるため、割込入力
Ｆ／Ｆ IH３のＱ出力は割込信号発生回路９に
入力されず、割込原因INT２に対する割込処理プ
ログラムＢの実行が継続される。このプログラム
Ｂの終了した時点t8への前述した如く割込入力
Ｆ／Ｆ IH２がリセツトされるため割込原因INT
１、INT２に対すると同様にして割込要求信号
REQが発生し、CPUはアンドゲート４の出力が
論理値“１”であることを検出し、割込原因INT
３に対応した割込処理プログラムＤに移る。この
プログラムの先頭にも割込原因INT１、INT２と
同様に割込入力Ｆ／Ｆ INT３に対するマスク
Ｆ／Ｆ MSK３のセツト命令が置かれる。割込
原因INT３に対する割込処理プログラムＤの終了
後は割込原因INT１、INT２に対する割込処理プ
ログラムにおけると同様の処理を実行し、割込原
因INT２が発生する前のプログラムＡの番地Ａo+
１に復帰する。
割込原因INT０、INT１、INT３に関しても割
込処理は優先順位の高い順に行なわれる。この例
においては優先順位はINT０、INT１、INT２、
INT３の順であることがわかる。
込処理は優先順位の高い順に行なわれる。この例
においては優先順位はINT０、INT１、INT２、
INT３の順であることがわかる。
以上述べたように、単一割込要求方式のこの発
明の割込制御装置によれば、割込原因に優先順位
が存在し、ある割込原因に対する割込処理プログ
ラム実行中に、別の割込原因が発生し、これに対
し割込を行なうか待期を行なうかが優先順位に従
つて決定され、従来このような優先順位を付けず
に、割込原因の発生が重なつた場合に後から発生
したものが単に待される方式と比較してこの発明
の効果は大きいことは容易に理解されよう。
明の割込制御装置によれば、割込原因に優先順位
が存在し、ある割込原因に対する割込処理プログ
ラム実行中に、別の割込原因が発生し、これに対
し割込を行なうか待期を行なうかが優先順位に従
つて決定され、従来このような優先順位を付けず
に、割込原因の発生が重なつた場合に後から発生
したものが単に待される方式と比較してこの発明
の効果は大きいことは容易に理解されよう。
第１図はこの発明による割込制御装置の実施例
を示すブロツク図、第２図は優先順位低位の割込
原因が発生した後に、これより優先順位高位の割
込原因が発生した時のプログラムの推移を示す
図、第３図は第２図における状態での第１図に示
した回路のタイムチヤート、第４図は優先順位高
位の割込原因が発生した後に、これより優先順位
低位の割込原因が発生した時のプログラムの推移
を示す図、第５図は第４図における状態での第１
図に示した回路のタイムチヤートである。 IH０〜IH３：割込原因記憶素子、MSK０〜
MSK３：割込不受理記憶素子、１〜４：優先順
位設定用アンドゲート、９：割込信号発生回路。
を示すブロツク図、第２図は優先順位低位の割込
原因が発生した後に、これより優先順位高位の割
込原因が発生した時のプログラムの推移を示す
図、第３図は第２図における状態での第１図に示
した回路のタイムチヤート、第４図は優先順位高
位の割込原因が発生した後に、これより優先順位
低位の割込原因が発生した時のプログラムの推移
を示す図、第５図は第４図における状態での第１
図に示した回路のタイムチヤートである。 IH０〜IH３：割込原因記憶素子、MSK０〜
MSK３：割込不受理記憶素子、１〜４：優先順
位設定用アンドゲート、９：割込信号発生回路。
Claims (1)
- １ 優先順位の異なる複数の割込原因の各々に対
応して設けられ、割込原因からの割込信号によつ
てセツトされ、割込処理終了後リセツトされる割
込入力記憶回路と、各割込入力記憶回路に対応し
て設けられ、割込処理開始時にセツトされ割込処
理終了後にリセツトされるマスク記憶回路と、単
一の割込要求信号発生回路と、各割込入力記憶回
路に対応して設けられ、その割込入力記憶回路お
よび対応するマスク記憶回路が夫々セツトおよび
リセツト状態にあり、かつ優先順位が上位の割込
原因に対応する割込入力記憶回路のすべてがリセ
ツト状態にある期間出力を発生するゲート回路と
を具備し、前記割込要求信号発生回路は前記ゲー
ト回路からの出力に応答して該出力が発生された
時点から所定の期間割込要求信号を発生し、任意
の割込原因に対して割込要求信号が発生された
後、当該割込原因に対応するマスク記憶回路をセ
ツトすることによつて前記ゲート回路の出力を停
止せしめ、これによつて続けて発生される優先順
位の上位の割込の受付けを許可するとともに優先
順位の下位の割込の受付けを禁止することを特徴
とする割込処理制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009577A JPS5394849A (en) | 1977-01-31 | 1977-01-31 | Control unit for interruption process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009577A JPS5394849A (en) | 1977-01-31 | 1977-01-31 | Control unit for interruption process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5394849A JPS5394849A (en) | 1978-08-19 |
| JPS6229819B2 true JPS6229819B2 (ja) | 1987-06-29 |
Family
ID=11740759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009577A Granted JPS5394849A (en) | 1977-01-31 | 1977-01-31 | Control unit for interruption process |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5394849A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121532A (ja) * | 1984-07-09 | 1986-01-30 | Matsushita Electric Ind Co Ltd | スケジユ−リング方法 |
| JPS61224060A (ja) * | 1985-03-29 | 1986-10-04 | Usac Electronics Ind Co Ltd | 入出力装置制御方式 |
| JPH03257629A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | 割込み復帰装置 |
| JP2580072B2 (ja) * | 1990-11-14 | 1997-02-12 | 松下電器産業株式会社 | 割込み処理装置 |
| JPH04362741A (ja) * | 1991-06-10 | 1992-12-15 | Seikosha Co Ltd | 割込み制御方法 |
-
1977
- 1977-01-31 JP JP1009577A patent/JPS5394849A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5394849A (en) | 1978-08-19 |
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