JPH02249028A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH02249028A JPH02249028A JP6917089A JP6917089A JPH02249028A JP H02249028 A JPH02249028 A JP H02249028A JP 6917089 A JP6917089 A JP 6917089A JP 6917089 A JP6917089 A JP 6917089A JP H02249028 A JPH02249028 A JP H02249028A
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- Japan
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- address
- instruction
- register
- microinstruction
- signal line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係シ、特にマイクロプログラム
制御装置における制御記憶の読出しアドレスの生成に関
するものである。
制御装置における制御記憶の読出しアドレスの生成に関
するものである。
マイクロプログラム制御装置においては、マイクロプロ
グラムを格納するメモリの試験の容易性のため、および
遅延時間のために、制御記憶のアドレスはアドレスレジ
スタの出力で直接指定され、制御記憶から読出されたマ
イクロ命令は一旦読出しレジスタで受けた後、制御に使
われる構成をとることがある。
グラムを格納するメモリの試験の容易性のため、および
遅延時間のために、制御記憶のアドレスはアドレスレジ
スタの出力で直接指定され、制御記憶から読出されたマ
イクロ命令は一旦読出しレジスタで受けた後、制御に使
われる構成をとることがある。
このような構成のマイクロプログラム制御装置において
マイクロ命令が分岐する場合には、マイクロ命令は２ス
テップ後のマイクロ命令のアドレスを指定することにな
る。なぜならば、マイクロ命令のアドレス指示フィール
ドで示されるアドレスは読出しレジスタからアドレスレ
ジスタに転送された後、制御記憶のアクセスに使われる
ためである。
マイクロ命令が分岐する場合には、マイクロ命令は２ス
テップ後のマイクロ命令のアドレスを指定することにな
る。なぜならば、マイクロ命令のアドレス指示フィール
ドで示されるアドレスは読出しレジスタからアドレスレ
ジスタに転送された後、制御記憶のアクセスに使われる
ためである。
このような構成をとる従来のマイクロプログラム制御装
置の一例を第３図に示し説明する。
置の一例を第３図に示し説明する。
図において、１１はＲＡＭデコーダで、とのトｙデコー
ダ１１は命令の動作を指示するオペレージｇｙコード（
以下、ＯＰコードと呼称する）Ｋしたがってその命令を
実行するための一連のマイクロ命令の第１ステップのマ
イクロ命令（以下、Ｅ１命令と呼称する）のアドレスを
Ｅ１アドレス信号線１０１に出力し、同じく第２ステッ
プのマイクロ命令（以下、Ｅ２命令と呼称する）のアド
レスをＥ２アドレス化号線１１１に出力し、その命令が
１ステップのマイクロ命令で実行される場合にはＩＴ命
令指示信号線１０２に「１」を出力し、２ステップ以上
のマイクロ命令を必要とする場合にはＩＴ命令指示信号
線１０２にｒＯＪを出力するＲＡＭを使用したデコーダ
である。１２はセレクタで、このセレクタ１２は信号＃
１０６が「１」のときＲＡＭデコーダ１１からＥ１アド
レス信号線１０１で供給されるＥ１命令のアドレスを選
択し、信号・線１０８が「１」のときＥ２アドレスレジ
スタ２０に保持されているＥ２命令のアドレスを選択し
、信号線１１０が「１」のときは読出しレジスタ１５に
保持されているマイクロ命令の分岐アドレスフィールド
を選択するセレクタである。
ダ１１は命令の動作を指示するオペレージｇｙコード（
以下、ＯＰコードと呼称する）Ｋしたがってその命令を
実行するための一連のマイクロ命令の第１ステップのマ
イクロ命令（以下、Ｅ１命令と呼称する）のアドレスを
Ｅ１アドレス信号線１０１に出力し、同じく第２ステッ
プのマイクロ命令（以下、Ｅ２命令と呼称する）のアド
レスをＥ２アドレス化号線１１１に出力し、その命令が
１ステップのマイクロ命令で実行される場合にはＩＴ命
令指示信号線１０２に「１」を出力し、２ステップ以上
のマイクロ命令を必要とする場合にはＩＴ命令指示信号
線１０２にｒＯＪを出力するＲＡＭを使用したデコーダ
である。１２はセレクタで、このセレクタ１２は信号＃
１０６が「１」のときＲＡＭデコーダ１１からＥ１アド
レス信号線１０１で供給されるＥ１命令のアドレスを選
択し、信号・線１０８が「１」のときＥ２アドレスレジ
スタ２０に保持されているＥ２命令のアドレスを選択し
、信号線１１０が「１」のときは読出しレジスタ１５に
保持されているマイクロ命令の分岐アドレスフィールド
を選択するセレクタである。
１３はセレクタ１２で選択されたアドレスを保持するア
ドレスレジスタであり、このアドレスレジスタ１３の出
力で直接制御記憶部１４をアクセスする。そして、この
？ｌ！ＩＩ ｌ＋ Ｗ己１ｍ’ｆｌＥ １４はマイクロ
プログラムを格納するメモリである。１５は制御記憶部
１４から読出されたマイクロ命令を保持する読出しレジ
スタである。
ドレスレジスタであり、このアドレスレジスタ１３の出
力で直接制御記憶部１４をアクセスする。そして、この
？ｌ！ＩＩ ｌ＋ Ｗ己１ｍ’ｆｌＥ １４はマイクロ
プログラムを格納するメモリである。１５は制御記憶部
１４から読出されたマイクロ命令を保持する読出しレジ
スタである。
１６はフリップフロップ（Ｆ／Ｆ）２１の出力とスター
ト予告信号線１０５の論理和（ＯＲ）を信号線１０６に
出力し、同じくノア（ＮＯＲ）を信号線１０７に出力す
る０Ｒ−ＮＯＲゲート、１７はＦ／Ｆ２１の出力を反転
して出力するインバータ、１８はインバータ１７の出力
とスタート信号線１０４の論理積（ＡＮＤ）を信号線１
０８に出力し、同じくナンド（ＮＡＮＤ）を信号線１０
９に出力するＡＮＤ−ＮＡＮＤゲート、１９は信号線１
０７と信号線１０９のＡＮＤを信号線１１０に出力する
ＭＯゲートである。
ト予告信号線１０５の論理和（ＯＲ）を信号線１０６に
出力し、同じくノア（ＮＯＲ）を信号線１０７に出力す
る０Ｒ−ＮＯＲゲート、１７はＦ／Ｆ２１の出力を反転
して出力するインバータ、１８はインバータ１７の出力
とスタート信号線１０４の論理積（ＡＮＤ）を信号線１
０８に出力し、同じくナンド（ＮＡＮＤ）を信号線１０
９に出力するＡＮＤ−ＮＡＮＤゲート、１９は信号線１
０７と信号線１０９のＡＮＤを信号線１１０に出力する
ＭＯゲートである。
Ｅ２アドレスレジスタ２０はＲＡＭデコーダ１１から出
力されるＥ２命令のア、ドレスを保持するレジスタであ
る。Ｆ／Ｆ’ ２１はＲＡＭデコーダ１１から出力され
るＩＴ命令指示信号を保持するフリップフロップである
。そして、このＥ２アドレスレジスタ２０とＦ／Ｆ２１
は共にスタート予告信号線１０５とＦ／Ｆ ２１の論理
和か「１」のときに更新される。また、ＯＰコード伯号
線１１２で先行制御部から送られてくるＯＰコードもス
タート予告信号線１０５とＦａｌｌ’ ２１の論理和で
更新され、制御記憶部１４からＥ１命令が読出される１
クロツクサイクル前にはＥ１命令のアドレス、Ｅ２命令
のアドレスおよび１ステップで実行されるか否かという
情報がＲＡＭデコーダ１１から読出される。
力されるＥ２命令のア、ドレスを保持するレジスタであ
る。Ｆ／Ｆ’ ２１はＲＡＭデコーダ１１から出力され
るＩＴ命令指示信号を保持するフリップフロップである
。そして、このＥ２アドレスレジスタ２０とＦ／Ｆ２１
は共にスタート予告信号線１０５とＦ／Ｆ ２１の論理
和か「１」のときに更新される。また、ＯＰコード伯号
線１１２で先行制御部から送られてくるＯＰコードもス
タート予告信号線１０５とＦａｌｌ’ ２１の論理和で
更新され、制御記憶部１４からＥ１命令が読出される１
クロツクサイクル前にはＥ１命令のアドレス、Ｅ２命令
のアドレスおよび１ステップで実行されるか否かという
情報がＲＡＭデコーダ１１から読出される。
つぎにこの第３図に示すマイクロプログラム制御ｉｔに
おけるマイクロ命令の読出しについて第４図を参照して
説明する。
おけるマイクロ命令の読出しについて第４図を参照して
説明する。
この第４図は第３図に示すマイクロプログラム制御装置
におけるマイクロ命令の読出し動作を示すタイムチャー
トで、（ａ）はＩＴ命令指示信号線１０２を示したもの
であり、（１））はＥ１アドレス信号線１０１、（ｃ）
はＥ２アドレス信号線１１１、（ｄ）はＦ／Ｆ２１、（
ｅ）はＥ２アドレスレジスタ２０、（ｆ）はアドレスレ
ジスタ１３ 、（ｇ）は読出しレジスタ１５、（ｈ）は
スタート予告信号線１０５、（ｉ）はスタート信号線１
０４を示したものである。
におけるマイクロ命令の読出し動作を示すタイムチャー
トで、（ａ）はＩＴ命令指示信号線１０２を示したもの
であり、（１））はＥ１アドレス信号線１０１、（ｃ）
はＥ２アドレス信号線１１１、（ｄ）はＦ／Ｆ２１、（
ｅ）はＥ２アドレスレジスタ２０、（ｆ）はアドレスレ
ジスタ１３ 、（ｇ）は読出しレジスタ１５、（ｈ）は
スタート予告信号線１０５、（ｉ）はスタート信号線１
０４を示したものである。
いま、読出しレジスタ１５に命令Ａを実行するための一
連のマイクロ命令の最後から２番目の命令（以下、ＥＡ
ｎ−１命令と呼称する）が保持きれていて、アドレスレ
ジスタ１３には命令Ａを実行するための一連のマイクロ
命令の最後の命令（以下、ＥＡｎ命令と呼称する）のア
ドレス が保持されているものとする。
連のマイクロ命令の最後から２番目の命令（以下、ＥＡ
ｎ−１命令と呼称する）が保持きれていて、アドレスレ
ジスタ１３には命令Ａを実行するための一連のマイクロ
命令の最後の命令（以下、ＥＡｎ命令と呼称する）のア
ドレス が保持されているものとする。
まず、ＥＡｎ−１命令はスタート予告信号線１０５に「
１」を出力し、スタート信号線１０４に「０」を出力す
る。このとき、命令Ａは２ステップ以上のマイクロ命令
によって実行されるのでＦ／Ｆ ２１には「０」が保持
されている。また、ＯＰコード信号線１１２には命令Ａ
の次に実行される命令ＢのＯＰコードが出力されている
のでＥ１アドレス信号線１０１には命令Ｂを実行するた
めの一連のマイクロ命令の第１ステップのマイクロ命令
（以下、ＥＢ１命令と呼称する）のアドレスが出力され
ている。
１」を出力し、スタート信号線１０４に「０」を出力す
る。このとき、命令Ａは２ステップ以上のマイクロ命令
によって実行されるのでＦ／Ｆ ２１には「０」が保持
されている。また、ＯＰコード信号線１１２には命令Ａ
の次に実行される命令ＢのＯＰコードが出力されている
のでＥ１アドレス信号線１０１には命令Ｂを実行するた
めの一連のマイクロ命令の第１ステップのマイクロ命令
（以下、ＥＢ１命令と呼称する）のアドレスが出力され
ている。
ここで命令Ｂは１ステップのマイクロ命令だけで実行さ
れるものと仮定すると、ＩＴ命令指示信号線１０２には
「１」が出力されている。セレクタ１２は信号線１０６
が「１」のためＦＢＩ命令のアドレスを選択する。
れるものと仮定すると、ＩＴ命令指示信号線１０２には
「１」が出力されている。セレクタ１２は信号線１０６
が「１」のためＦＢＩ命令のアドレスを選択する。
つぎに、読出しレジスタ１５にＥＡｎ命令が保持される
タイミングにアドレスレジスタ１３にＦＢＩ命令のアド
レスが保持され、Ｆ／Ｆ ２１にはＩＴ命令指示信号線
１０２の「１」が保持される。このときｏｐコード信号
線１１２には次の命令ＣのＯＰコードが出力されるので
Ｅ１アドレス信号線１０１には命令Ｃを実行するための
一連のマイクロ命令の第１ステップのマイクロ命令（以
下、ＥＣ１命令と呼称する）のアドレスが出力され、Ｅ
２アドレス信号線１１１には、同じく第２ステップのマ
イクロ命令（以下、ＥＣ２命令と呼称する）のアドレス
が出力され、ＩＴ命令指示信号線１０２には「０」が出
力され、る。ただし、命令Ｃは４ステップ以上のマイク
ロ命令により実行されるものとする。
タイミングにアドレスレジスタ１３にＦＢＩ命令のアド
レスが保持され、Ｆ／Ｆ ２１にはＩＴ命令指示信号線
１０２の「１」が保持される。このときｏｐコード信号
線１１２には次の命令ＣのＯＰコードが出力されるので
Ｅ１アドレス信号線１０１には命令Ｃを実行するための
一連のマイクロ命令の第１ステップのマイクロ命令（以
下、ＥＣ１命令と呼称する）のアドレスが出力され、Ｅ
２アドレス信号線１１１には、同じく第２ステップのマ
イクロ命令（以下、ＥＣ２命令と呼称する）のアドレス
が出力され、ＩＴ命令指示信号線１０２には「０」が出
力され、る。ただし、命令Ｃは４ステップ以上のマイク
ロ命令により実行されるものとする。
そして、読出しレジスタ１５に保持されているＥＡｎ命
令はスタート予告信号線１０５に「０」を出力しスター
ト信号線１０４に「１」を出力するがＦ／Ｆ２１が「１
」を出力するので、信号線１０６が「１」に。
令はスタート予告信号線１０５に「０」を出力しスター
ト信号線１０４に「１」を出力するがＦ／Ｆ２１が「１
」を出力するので、信号線１０６が「１」に。
信号線１０８が「０」にガリ、セレクタ１２はＥ１アド
レス、すなわち、ＥＣ１命令のアドレスを選択する。Ｅ
Ｂ １命令が読出しレジスタ１５に保持されるタイミ
ングにアドレスレジスタ１３にはＥｃｌ命令のアドレス
が保持され、Ｆ／Ｆ ２１には「０」が保持され、Ｅ２
アドレスレジスタ２０に１ｌＥｃ２命令のアドレスが保
持される。読出しレジスタ１５に保持されているＦＢＩ
命令はスタート予告信号線１０５に「０」を出力し、ス
タート信号線１０４に「１」を出力する。また、Ｆ／Ｆ
２１は「０」を出力するので信号線１０６が「０」に
なシ、信号線１０８が「１」になるのでセレクタ１２は
Ｅ２アドレス、す力わち、ＥＣ２命令のアドレスを選択
する。Ｅｃｌ命令が読出しレジスタ１５に保持されるタ
イミングにアドレスレジスタ１３にはＥＣ２命令のアド
レスが保持される。Ｆ／Ｆ ２１およびＥ２アドレスレ
ジスタ２０は更新されない。そして、読出しレジスタ１
５に保持されているＥｃｌ命令はスタート信号線１０４
とスタート予告信号線１０５に「Ｏ」を出力するためセ
レクタ１２は分岐アドレスを選択する。以後、読出しレ
ジスタ１５に保持されるマイクロ命令がスタート予告信
号を出力するまでセレクタ１２は分岐アドレスを選択す
るので、制御記憶の読出しアドレスはマイクロ命令自身
によって決まることになる。また、スタート予告信号が
出力されるまでＦ／Ｆ ２１とＥ２アドレスレジスタ２
０は更新されない。
レス、すなわち、ＥＣ１命令のアドレスを選択する。Ｅ
Ｂ １命令が読出しレジスタ１５に保持されるタイミ
ングにアドレスレジスタ１３にはＥｃｌ命令のアドレス
が保持され、Ｆ／Ｆ ２１には「０」が保持され、Ｅ２
アドレスレジスタ２０に１ｌＥｃ２命令のアドレスが保
持される。読出しレジスタ１５に保持されているＦＢＩ
命令はスタート予告信号線１０５に「０」を出力し、ス
タート信号線１０４に「１」を出力する。また、Ｆ／Ｆ
２１は「０」を出力するので信号線１０６が「０」に
なシ、信号線１０８が「１」になるのでセレクタ１２は
Ｅ２アドレス、す力わち、ＥＣ２命令のアドレスを選択
する。Ｅｃｌ命令が読出しレジスタ１５に保持されるタ
イミングにアドレスレジスタ１３にはＥＣ２命令のアド
レスが保持される。Ｆ／Ｆ ２１およびＥ２アドレスレ
ジスタ２０は更新されない。そして、読出しレジスタ１
５に保持されているＥｃｌ命令はスタート信号線１０４
とスタート予告信号線１０５に「Ｏ」を出力するためセ
レクタ１２は分岐アドレスを選択する。以後、読出しレ
ジスタ１５に保持されるマイクロ命令がスタート予告信
号を出力するまでセレクタ１２は分岐アドレスを選択す
るので、制御記憶の読出しアドレスはマイクロ命令自身
によって決まることになる。また、スタート予告信号が
出力されるまでＦ／Ｆ ２１とＥ２アドレスレジスタ２
０は更新されない。
上述した従来のマイクロプログラム制御装置では、Ｅ２
命令のアドレスを命令のＯＰコードにしたがってＲＡＭ
デコーダが供給するのでＲＡＭのビット数が多く、ひい
てはＲＡＭのＬＳＩ数が多かったシ、ＲＡＭの故障によ
る装置障害発生の確率が高いという課題があった。
命令のアドレスを命令のＯＰコードにしたがってＲＡＭ
デコーダが供給するのでＲＡＭのビット数が多く、ひい
てはＲＡＭのＬＳＩ数が多かったシ、ＲＡＭの故障によ
る装置障害発生の確率が高いという課題があった。
本発明のマイクロプログラム制御装憐、は、マイクロプ
ログラムを格納する制御ｉ記憶部と、この制御記憶部か
ら読出されたマイクロ命令を保持する読出しレジスタと
、上記制御記憶部の読出しアドレスを保持するアドレス
レジスタと、命令を実行するための一連のマイクロ命令
の第１ステップのマイクロ命令のアドレスを供給するア
ドレス供給手段と、上記アドレスレジスタに保持されて
いるアドレスに一定値を加算する加算手段と、命令を実
行するための一連のマイクロ命令の第１ステップを上記
制御記憶部から読出す際には上記アドレス供給手段によ
って供給されるアドレスを選択し、命令を実行するため
の一連のマイクロ命令の第２ステップのマイクロ命令を
上記制御記憶部から読出す際には上記加算手段によって
供給されるアドレスを選択し、命令を実行するための一
連のマイクロ命令の第３ステップ以降のマイクロ命令を
上記制御記憶部から読出す際には前記読出しレジスタに
保持されているマイクロ命令の分岐アドレスフィールド
で示されるアドレスを選択して上記アドレスレジスタに
出力するアドレス選択手段とを備えてなるものである。
ログラムを格納する制御ｉ記憶部と、この制御記憶部か
ら読出されたマイクロ命令を保持する読出しレジスタと
、上記制御記憶部の読出しアドレスを保持するアドレス
レジスタと、命令を実行するための一連のマイクロ命令
の第１ステップのマイクロ命令のアドレスを供給するア
ドレス供給手段と、上記アドレスレジスタに保持されて
いるアドレスに一定値を加算する加算手段と、命令を実
行するための一連のマイクロ命令の第１ステップを上記
制御記憶部から読出す際には上記アドレス供給手段によ
って供給されるアドレスを選択し、命令を実行するため
の一連のマイクロ命令の第２ステップのマイクロ命令を
上記制御記憶部から読出す際には上記加算手段によって
供給されるアドレスを選択し、命令を実行するための一
連のマイクロ命令の第３ステップ以降のマイクロ命令を
上記制御記憶部から読出す際には前記読出しレジスタに
保持されているマイクロ命令の分岐アドレスフィールド
で示されるアドレスを選択して上記アドレスレジスタに
出力するアドレス選択手段とを備えてなるものである。
本発明においては、加算器でＥ１命令のアドレスに定数
Ｃを加算してＥ２命令のアドレスを生成する。
Ｃを加算してＥ２命令のアドレスを生成する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるマイクロプログラム制御製雪の一
実施例を示すブロック図である。
実施例を示すブロック図である。
この第１図において第３図と同一符号のものは相補部分
を示し、２２は命令の動作を指示するＯＰコードにした
がって、Ｅ１命令のアドレスをＥ１アドレス信号線１０
１に出力し、その命令が１ステップのマイクロ命令で実
行される場合にはＩＴ命令指示信号線１０２に「１」を
出力し、２ステップ以上のマイクロ命令で実行される場
合には「０」を出力するＲＡＭを使用したＲＡＭデコー
ダで、このＲＡＭデコーダ２２は命令を実行するための
一連のマイクロ命令の第１ステップのマイクロ命令のア
ドレスを供給するアドレス供給手段を構成している。２
３はアドレスレジスタ２５に保持されているアドレスに
定数Ｃを加算する加算器で、この加算器２３はアドレス
レジスタ２５に保持されているアドレスに一定値を加算
する加算手段を構成している。２４は信号線１０６が「
１」のとき沿賃デコーダ２２からＥ１アドレス係号線１
０１で供給されるＥ１命令のアドレスを選択し、信号線
１０８が「１」のとき加算器２３によって供給されるア
ドレスを選択し、信号線１１０が「１」のときには読出
し−１ル ラスタ１５に保持されているマイクロ命令の分岐アドレ
スフィールドを選択するセレクタである。
を示し、２２は命令の動作を指示するＯＰコードにした
がって、Ｅ１命令のアドレスをＥ１アドレス信号線１０
１に出力し、その命令が１ステップのマイクロ命令で実
行される場合にはＩＴ命令指示信号線１０２に「１」を
出力し、２ステップ以上のマイクロ命令で実行される場
合には「０」を出力するＲＡＭを使用したＲＡＭデコー
ダで、このＲＡＭデコーダ２２は命令を実行するための
一連のマイクロ命令の第１ステップのマイクロ命令のア
ドレスを供給するアドレス供給手段を構成している。２
３はアドレスレジスタ２５に保持されているアドレスに
定数Ｃを加算する加算器で、この加算器２３はアドレス
レジスタ２５に保持されているアドレスに一定値を加算
する加算手段を構成している。２４は信号線１０６が「
１」のとき沿賃デコーダ２２からＥ１アドレス係号線１
０１で供給されるＥ１命令のアドレスを選択し、信号線
１０８が「１」のとき加算器２３によって供給されるア
ドレスを選択し、信号線１１０が「１」のときには読出
し−１ル ラスタ１５に保持されているマイクロ命令の分岐アドレ
スフィールドを選択するセレクタである。
２５は開側１記憶部１４の読出しアドレスを保持するア
ドレスレジスタで、このアドレスレジスタ２５はセレク
タ２４で選択されたアドレスを保持するレジスタであり
、このレジスタの出力で直接制御記憶部１４をアクセス
する。
ドレスレジスタで、このアドレスレジスタ２５はセレク
タ２４で選択されたアドレスを保持するレジスタであり
、このレジスタの出力で直接制御記憶部１４をアクセス
する。
そして、０Ｒ−ＮＯＲゲート１６．インバータ１７゜Ａ
ＮＤ−ＮＡＮＤゲー） １８ 、ＡＮＤゲート１９とＦ
／Ｆ２１およびセレクタ２４は、命令を実行するだめの
一連のマイクロ命令の第１ステップを制御記憶部１４か
ら読出す際には上記アドレス供給手段によって供給され
るアドレスを選択し、命令を実行するための一連のマイ
クロ命令の第２ステップのマイクロ命令を制御記憶部１
４から読出す際には上記加算手段によって供給されるア
ドレスを選択し、命令を実行するための一連のマイクロ
命令の第３ステップ以降のマイクロ命令を制御記憶部１
４から読出す際には読出しレジスタ１５に保持されてい
るマイクロ命令の分岐アドレスフィールドで示されるア
ドレスを選択してアドレスレジスタ２５に出力するアド
レス選択手段を構成している。
ＮＤ−ＮＡＮＤゲー） １８ 、ＡＮＤゲート１９とＦ
／Ｆ２１およびセレクタ２４は、命令を実行するだめの
一連のマイクロ命令の第１ステップを制御記憶部１４か
ら読出す際には上記アドレス供給手段によって供給され
るアドレスを選択し、命令を実行するための一連のマイ
クロ命令の第２ステップのマイクロ命令を制御記憶部１
４から読出す際には上記加算手段によって供給されるア
ドレスを選択し、命令を実行するための一連のマイクロ
命令の第３ステップ以降のマイクロ命令を制御記憶部１
４から読出す際には読出しレジスタ１５に保持されてい
るマイクロ命令の分岐アドレスフィールドで示されるア
ドレスを選択してアドレスレジスタ２５に出力するアド
レス選択手段を構成している。
この第１図に示す実施例において前述の従来技術の説明
と同様に、命令Ａ、命令Ｂ、命令Ｃを順に実行させる場
合について考える。
と同様に、命令Ａ、命令Ｂ、命令Ｃを順に実行させる場
合について考える。
Ｅｃ２命令のアドレスが第３図に示す従来技術ではＲＡ
Ｍデコーダ１１から出力された後Ｅ２アドレスレジスタ
２０で一旦保持され、その後アドレスレジスタ１３に保
持されるのに対し、この第１図に示す実施例では加算器
２３でアドレスレジスタ２５に保持されたアドレスに定
数Ｃを加算して生成される点で異なるが、それ以外は全
く同じ動作をする。（第２図参照） 第２図は第１図に示すマイクロプログラム制御装置にお
ける読出し動作を示すタイムチャートで、（ａ）はＩＴ
命令指示信号線１０２を示したものであシ、ｃｂ）はＥ
１アドレス信号線１０１、（Ｃ）はＦ／Ｆ ２１、（ｄ
）は加算器２３、（ｅ）はアドレスレジスタ２５、（ｆ
’１は読出しレジスタ１５、（ｇ）はスタート予告信号
線１０５、（ｈ）はスタート信号線１０４を示したもの
である。
Ｍデコーダ１１から出力された後Ｅ２アドレスレジスタ
２０で一旦保持され、その後アドレスレジスタ１３に保
持されるのに対し、この第１図に示す実施例では加算器
２３でアドレスレジスタ２５に保持されたアドレスに定
数Ｃを加算して生成される点で異なるが、それ以外は全
く同じ動作をする。（第２図参照） 第２図は第１図に示すマイクロプログラム制御装置にお
ける読出し動作を示すタイムチャートで、（ａ）はＩＴ
命令指示信号線１０２を示したものであシ、ｃｂ）はＥ
１アドレス信号線１０１、（Ｃ）はＦ／Ｆ ２１、（ｄ
）は加算器２３、（ｅ）はアドレスレジスタ２５、（ｆ
’１は読出しレジスタ１５、（ｇ）はスタート予告信号
線１０５、（ｈ）はスタート信号線１０４を示したもの
である。
そして、（ｄ）に示す加算器２３における＋Ｃはアドレ
スに定数Ｃを加算することを表わす。
スに定数Ｃを加算することを表わす。
以上説明したように本発明は、加算器でＥ１命令のアド
レスに定数Ｃを加算してＥ２命令のアドレスを生成する
ことによｐ、ＲＡＭデコーダのビット数を減らし、ＲＡ
Ｍの故障による装置障害発生の確率の低いマイクロプロ
グラム制御装置を実現することができる効果がある。
レスに定数Ｃを加算してＥ２命令のアドレスを生成する
ことによｐ、ＲＡＭデコーダのビット数を減らし、ＲＡ
Ｍの故障による装置障害発生の確率の低いマイクロプロ
グラム制御装置を実現することができる効果がある。
第１図は本発明によるマイクロプログラム制御装置の一
実施例を示すブロック図、第２図は第１図に示すマイク
ロプログラム制御装置におけるマイクロ命令の読出し動
作を示すタイムチャート、第３図は従来のマイクロプロ
グラム制御装置の一例を示すブロック図、第４図は第３
図に示すマイクロプログラム制御装置におけるマイクロ
命令の読出し動作を示ナタイムチャートである。 １４・・φ・制御記憶部、１５・・・・読出しレジスタ
、１６・・・・０Ｒ−ＮＯＲゲート、１７０００．イン
バータ、１８・・−−ＡＮＤ・ＮＡＮＤゲート、 １９
・ −・ ・ＡＮＤゲート、 ２１ ・ ・ ・・フ
リップフロップ、２２・・・・ＲＡＭデコーダ、２３・
・・拳加算器、２４・・ｅ・セレクタ、２５・・・・ア
ドレスレジスタ。 特許出願人 日本電気株式会社 同 甲府日本電気株式会社
実施例を示すブロック図、第２図は第１図に示すマイク
ロプログラム制御装置におけるマイクロ命令の読出し動
作を示すタイムチャート、第３図は従来のマイクロプロ
グラム制御装置の一例を示すブロック図、第４図は第３
図に示すマイクロプログラム制御装置におけるマイクロ
命令の読出し動作を示ナタイムチャートである。 １４・・φ・制御記憶部、１５・・・・読出しレジスタ
、１６・・・・０Ｒ−ＮＯＲゲート、１７０００．イン
バータ、１８・・−−ＡＮＤ・ＮＡＮＤゲート、 １９
・ −・ ・ＡＮＤゲート、 ２１ ・ ・ ・・フ
リップフロップ、２２・・・・ＲＡＭデコーダ、２３・
・・拳加算器、２４・・ｅ・セレクタ、２５・・・・ア
ドレスレジスタ。 特許出願人 日本電気株式会社 同 甲府日本電気株式会社
Claims (1)
- マイクロプログラムを格納する制御記憶部と、この制御
記憶部から読出されたマイクロ命令を保持する続出しレ
ジスタと、前記制御記憶部の読出しアドレスを保持する
アドレスレジスタと、命令を実行するための一連のマイ
クロ命令の第１ステップのマイクロ命令のアドレスを供
給するアドレス供給手段と、前記アドレスレジスタに保
持されているアドレスに一定値を加算する加算手段と、
命令を実行するための一連のマイクロ命令の第１ステッ
プを前記制御記憶部から読出す際には前記アドレス供給
手段によつて供給されるアドレスを選択し、命令を実行
するための一連のマイクロ命令の第２ステップのマイク
ロ命令を前記制御記憶部から読出す際には前記加算手段
によつて供給されるアドレスを選択し、命令を実行する
ための一連のマイクロ命令の第３ステップ以降のマイク
ロ命令を前記制御記憶部から読出す際には前記読出しレ
ジスタに保持されているマイクロ命令の分岐アドレスフ
ィールドで示されるアドレスを選択して前記アドレスレ
ジスタに出力するアドレス選択手段とを備えてなること
を特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6917089A JPH02249028A (ja) | 1989-03-23 | 1989-03-23 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6917089A JPH02249028A (ja) | 1989-03-23 | 1989-03-23 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249028A true JPH02249028A (ja) | 1990-10-04 |
Family
ID=13394973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6917089A Pending JPH02249028A (ja) | 1989-03-23 | 1989-03-23 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249028A (ja) |
-
1989
- 1989-03-23 JP JP6917089A patent/JPH02249028A/ja active Pending
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