JPH01205227A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明はマイクロプログラム制御装置に関し、特に一つ
の制御フィールドを複数の実行順序制御フィールドで共
有する制御記憶を備えたマイクロプログラム制御装置に
関する。

〔従来の技術〕

従来のマイクロプログラム（以下、μＰと略す）制御装
置のブロック図を第４図に示す。

第４図において、５０は例えば４４ビツト×４ＫＷ（Ｋ
＝１０２４）構成のメモリでありμＰ語を格納する制御
記憶、２は制御記憶５０の出力を保持する読出しレジス
タ、３は次に実行すべきｐＰ語が格納されている制御記
憶５０のアドレスを指定するアドレスレジスタ、４は本
μＰ制御装置により制御される被制御部の状態及びμＰ
制′４ＴｒＪ装置の演算結果によりアドレスレジスタ３
の下位２ビツト（ビット０．１）を修飾してμＰの実行
順序を制御する分岐判定回路、５は前記各部を制御する
順序制御回路である。分岐判定回路４には被制御部の状
態及びμＰ制御装置の演算結果を示す状態信号３０〜３
７．４０〜４７が入力されており、状態信号３０〜３７
はアドレスレジスタ３のビットＯ１状態信号４０〜４７
はアドレスレジスタ３のビット１を修飾する。

第５図は第４図のμＰ制御装置の制御記憶５０に格納さ
れる８２語の形式の一例を示したものであり、ＮＡは現
μＰ語の次に実行すべき８２語が格納されている制御記
憶５０のアドレスを指定する次アドレスフィールド、Ｓ
ＱはμＰの実行順序を制御する順序制御フィールド、Ｃ
ＮＴは被制御部を制御圧する制御フィールドであり、本
例においては次アドレスフィールドＮＡは１２ビツト、
順序制御フィールドＳＱは８ビツト、制御フィールドＣ
ＮＴは２４ビツト構成としである。

第６図は無条件分岐ＢＲと２方向条件分岐ＣＢＲ２と４
方向条件分岐ＣＢＲ４を実現する際の順序制御フィール
ドＳＱのビットパターンと機能概要を示す。

制御フィールドＣＮＴのビットパターンは被制御部の構
成に適合したように決定されるので、ここでは説明を省
略する。

以下、第４図のμＰ制御装置の動作を無条件分岐ＢＲ，
２方向条件分岐ＣＢＲ２，４方向条件分岐ＣＢＲ４につ
いて説明する。

無条件分岐ＢＲがμＰの起動アドレス（例えば０番地）
に格納されているとする。初期状態、つまり電源投入時
や、システムリセット時等はアドレスレジスタ３は起動
アドレスに設定されているので、順序制御回路５は、ア
ドレスレジスタ３の内容がそのまま制御記憶５０に入力
されるように分岐判定回路４を制御して、制御記憶５０
から読み出した８２語の順序制御フィールドＳＱと制御
フィールドＣＮＴを読出しレジスタ２へ、次アドレスフ
ィールドＮＡをアドレスレジスタ３へそれぞれセット後
、読出しレジスタ２に保持されている８２語の順序制御
フィールドＳＱのビットパターンにより分岐の種類を判
定する。無条件分岐ＢＲと判定すると、順序制御回路５
はアドレスレジスタ３に保持されている次アドレスフィ
ールドＮＡの値がそのまま制御記憶５０に入力されるよ
うに分岐判定回路４を制御するので、現μＰ語の次アド
レスフィールドＮＡで指示される制御記憶５０のアドレ
スに格納されている８２語を、次μＰ語とする無条件分
岐ＢＲ動作が行われる。このとき、制御フィールドＣＮ
Ｔは被制御部の所定の制御を行う。

次に２方向条件分岐ＣＢＲ２が実行された際の動作を説
明する。制御記憶５０から２方向条件分岐ＣＢＲ２が読
出されると、その次アドレスフィールドＮＡで示される
アドレスがアドレスレジスタ３にセットされ、順序制御
フィールドＳＱと制御フィールドＣＮＴの内容が読出し
レジスタ２に格納され、制御フィールドＣＮＴの内容に
従って被制御部が制御される。順序制御回路５は読出し
レジスタ２に保持された順序制御フィールドＳＱのビッ
トパターンにより分岐の種類を判定する。

２方向条件分岐ＣＢＲ２と判定すると、順序制御回路５
は読出しレジスタ２に保持されている順序側ＪＲフィー
ルドＳＱのビット２７〜２９　（ピントａ０〜ａｔ）に
より状態信号３０〜３７の内の１信号（この場合は状態
信号３１とする）を制御記憶５０のアドレスのビットＯ
，アドレスレジスタ３に保持されているビット１〜１１
を制御記憶５０のアドレスのビット１〜１１とするよう
に分岐判定回路４を制御する。従って、状態信号３１の
値によりμＰの２方向の分岐が可能となる。

次に、４方向条件分岐ＣＢＲ４について説明する。制御
７Ｉｌ記憶５０から４方向条件分岐ＣＢＲ４が読出され
ると、その次アドレスフィールドＮＡの値がアドレスレ
ジスタ３に、順序制御フィールドＳＱ及び制御フィール
ドＣＮＴＯ値が読出しレジスタ２に格納され、制御フィ
ールドＣＮＴにより被制御部が制御される。

この時、順序制御回路５は読出しレジスタ２に保持され
ている順序制御フィールドＳＱのビットパターンにより
分岐の種類が４方向条件分岐ＣＢＲ４であると判定する
と、読出しレジスタ２に保持されている順序制御フィー
ルドＳＱのビット２７〜２９　（ビットａ０〜ａｚ）に
基づいて選択した状態信号３１〜３７の内の１信号（こ
の場合は状態信号３２とする）を制御記憶５０のアドレ
スのビットＯとし、順序制御フィールドＳＱのビット２
４〜２６　（ビットｂ０〜ｂｔ）に基づいて選択した状
態信号４０〜４７の内の１信号（この場合は状態信号４
３とする）を制御部＋１１５０のアドレスのビット１と
し、アドレスレジスタ３に保持されている次アドレスフ
ィールドＮＡのビット２〜１１を制御記憶５０のアドレ
スのビット２〜１１とするように、分岐判定回路４を制
御する。従って、状態信号３２．４３の値によりμＰの
４方向の分岐が可能となる。

第７図は従来技術にもとづくμＰの構成例を示す流れ図
であり、（ａ）と（ｂ）とは同一の制御記憶５０に記憶
された別々のμＰの流れを示す。

同図において、一つのボックスが一つのμＰａ！Ｓ１〜
Ｓ６．Ｓ２０〜Ｓ２３を表す。各ボックス内の上段には
順序制御フィールドＳＱの指示内容と次アドレスフィー
ルドＮＡの値を、下段には制御フィールドＣＮＴの内容
（Ａ、Ｂ等）を記述しである。また、各ボックスの左上
の数字は当該μＰ語が格納されている制御記憶５０のア
ドレスを示す。

〔発明が解決しようとする課題〕

ところで、第７図の８２語Ｓ２と３２１．３４と３２３
、Ｓ５と３２２に見られるように、一般に制御記憶５０
内の８２語のワード数が多くなると、制御フィールドＣ
ＮＴの内容（ビットパターン）が同一となる８２語が出
現する確率が高いという特性がある。然るに、前記従来
のマイクロプログラム制御装置では、１つの制御フィー
ルドＣＮＴと、μＰの実行順序を制御する次アドレスフ
ィールドＮＡ及び１＠序制御フイールドＳＱとが一対一
に対応しているため、制御フィールドＣＮＴが同一制御
内容であっても異なる８２語として制御記憶の異なるア
ドレスに格納する必要があり、制御記憶の容量が大きく
なるという欠点がある。

本発明の目的は、一つの制御フィールドを複数の実行順
序制御フィールドで共用し得るようにすることにより、
制御記憶の容量を低減したμＰ制御装置を提供すること
にある。

〔課題を解決するための手段〕

本発明は上記目的を達成するため、被制御部を制御する
制御フィールドを格納する第１の制御記憶と、該第１の
制御記憶より大きい容量を存すると共にμＰの実行順序
を制御する実行順序制御フィールドを格納し、且つ、異
なる複数の実行順序制御フィールドが前記第１の制御記
憶の同一の制御フィールドに対応している第２の制御記
憶とから構成される制御記憶を備え、 該制御記憶に与えられる読出しアドレスに対応する前記
第２の制御記憶の実行順序制御フィールドの内容を次に
実行すべき８２語の実行順序制御フィールドとし、該実
行順序制御フィールドに対応する前記第１の制御記憶の
制御フィールドの内容を次に実行すべき８２語の制御フ
ィールドとする構成を有している。

〔作用〕

第１の制御記憶は読出しアドレスが異なれば、異なるア
ドレスから実行順序制御フィールドが読出されるが、第
２の制御記憶は複数の読出しアドレスに対して同一アド
レスから制御フィールドが読出されるので、一つの制御
フィールドを複数の実行順序制御フィールドで共用でき
る。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明のマイクロプログラム制御装置の実施例
のブロック図である。第１図において、読出しレジスタ
２、アドレスレジスタ３、分岐判定回路４、Ｉｌｌｌｌ
種制御回路５第４図と同一の機能であり、制御記憶１は
制御フィールドＣＮＴを格納する制御フィールド部（第
１の制御記憶）１０と、次アドレスフィールドＮＡ及び
順序制御フィールドＳＱ（これらのフィールドで実行順
序制御フィールドを構成する）を格納するμＰ順序制御
部（第２の制御記憶）１１から構成される。

制御フィールド部１０ば、例えば２４ビツト×２ＫＷ構
成であり、分岐判定回路４から与えられる１２ビツト構
成の続出しアドレスの下位１１ビット（ピッ′ト０〜１
０）が加えられ、μＰ順序制御部１１は、例えば２０ピ
ツ）Ｘ４ＫＷ構成であり、読出しアドレスの全ビット（
ビット０〜１１）が供給される。即ち、本実施例ではμ
Ｐ順序制御部１１は制御フィールド部１０の２倍のアド
レスを有し、制御フィールド部１０はμＰ順序制御部１
１に加わるアドレスの最上位ビットを除いた他のビット
がアドレスとして加えられる。

第２図は制御記憶１のアドレス空間を示す。分岐判定回
路４から出力される読出しアドレスの値が例えば（３Ｆ
Ｆ）１６の場合、制御フィールド部１０３　μＰ順序制
御部１１とも同一アドレスから読出され、読出しアドレ
スの値が（ＢＦＦ）＋６の場合、μＰ順序制御部１１か
らはアドレス（ＢＦＦ）５．の内容が読み出されるが、
制御フィールド部１０からは読出しアドレスの最上位ビ
ット（ビット１１）が供給されていないため（３ＦＦ＞
１６番地の内容が読み出される。即ち、本実施例では、
一つの制御フィールドＣＮＴを２ＫＷ離れた場所の二つ
の実行順序制御フィールド（次アドレスフィールドＮＡ
と順序制御フィールドＳＱ）で共用できる。

第３図は第７図と同一の処理を第１図のμＰ制御装置で
実現する際の構成例を示す流れ図である。

第３図において、各ボックスの左上に記載した２個のア
ドレスのうち、／の左側のアドレスは分岐判定回路４か
ら供給される１２ビツトの続出しアドレス（即ち、順序
制御フィールドＳＱと次アドレスフィールドＮＡを格納
しているμＰ順序制御部１１のアドレス）を示し、／の
右側のアドレスは分岐判定回路４から供給される１２ビ
・ノドのうち下位１１ビツトで表されるアドレス（即ら
、制御フィールドＣＮＴを格納している制御フィールド
部１０のアドレス）を示している。

第３図のμＰ語のうち８２語Ｓ２と３２１間、８２語Ｓ
４と３２３間、８２語Ｓ５と３２２間は、第７図でも述
べたように同一内容の制御フィールドＣＮＴを使用して
いる。そこで、８２語Ｓ２の順序制御フィールドＳＱと
次アドレスフィールドＮＡをμＰ順序制御部１１の例え
ばアドレス（０１１）１６番地に格納し、従ってその制
御フィールドＣＮＴを制御フィールド部１０のアドレス
（０１１）、、番地に格納した場合、μＰ　、！％　Ｓ
　２１の順序制御フィールドＳＱと次アドレスフィール
ドＮＡをμＰ順序制御部１１のアドレス（８１１）　１
６番地に格納することにより、第２図のアドレス空間で
示したようにその制御フィールドＣＮＴは、制御フィー
ルド（０１１）＋ａ番地に格納されたものを共用するこ
とが可能となる。他の８２語Ｓ４とＳ２３，３５とＳ２
２も読出しアドレスの距離間を２　ＫＷ　（８００）＋
６とすることにより制御フィールドを共用することが可
能となる。

以上の実施例では、制御フィールド部１０の構成を２４
ビツトＸ２ＫＷとし、μＰ順序制御部１１の構成を２０
ビツトＸ４ＫＷとしたが、その容量の比率を含めて他の
構成でも本発明の適用が可能である。

〔発明の効果〕

以上説明したように、本発明によれば、制御記憶内の一
つの制御フィールドを制御記憶内の複数の実行順序制御
フィールドで共用することができる。従って、例えば複
数の実行順序制御フィールドによって定義される異なる
μＰの流れの中で出現する同一内容の制御フィールドを
共用することができ、制御記憶の容量を低減することが
できる効果がある。

【図面の簡単な説明】

第１図は本発明のマイクロプログラム制御装置の実施例
のブロック図、 第２図は第１図のマイクロプログラム制御装置の制御記
憶のアドレス空間を示す図、 第３図は本発明を適用したマイクロプログラムの構成を
示す流れ図、 第４図は従来のマイクロプログラム制御装置のブロック
図、 第５図はマイクロプログラム語の形式を示した図、 第６図は順序制御フィールドの説明図および、第７図は
従来のマイクロプログラムの構成を示す流れ図である。 図において、 １，５０・・・制御記憶 ２・・・読出しレジスタ ３・・・アドレスレジスタ ４・・・分岐判定回路 ５・・・順序制御回路

Claims (1)

1. 【特許請求の範囲】 　被制御部を制御する制御フィールドを格納する第１の
   制御記憶と、該第１の制御記憶より大きい容量を有する
   と共にマイクロプログラムの実行順序を制御する実行順
   序制御フィールドを格納し、且つ、異なる複数の実行順
   序制御フィールドが前記第１の制御記憶の同一の制御フ
   ィールドに対応している第２の制御記憶とから構成され
   る制御記憶を備え、 該制御記憶に与えられる読出しアドレスに対応する前記
   第２の制御記憶の実行順序制御フィールドの内容を次に
   実行すべきマイクロプログラム語の実行順序制御フィー
   ルドとし、該実行順序制御フィールドに対応する前記第
   １の制御記憶の制御フィールドの内容を次に実行すべき
   マイクロプログラム語の制御フィールドとする構成を有
   するマイクロプログラム制御装置。