JPH02249368A - 垂直同期信号分離回路 - Google Patents
垂直同期信号分離回路Info
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- JPH02249368A JPH02249368A JP7121089A JP7121089A JPH02249368A JP H02249368 A JPH02249368 A JP H02249368A JP 7121089 A JP7121089 A JP 7121089A JP 7121089 A JP7121089 A JP 7121089A JP H02249368 A JPH02249368 A JP H02249368A
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- Japan
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- flop
- synchronizing signal
- synchronization signal
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- flip
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- Pending
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- 239000002131 composite material Substances 0.000 claims abstract description 17
- 238000000926 separation method Methods 0.000 claims description 12
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビ放送信号等の複合同期信号から垂直同期
信号を分離する回路に関し、特にディジタル分離方式の
垂直同期信号分離回路に関する。
信号を分離する回路に関し、特にディジタル分離方式の
垂直同期信号分離回路に関する。
第３図を参照すると、現行のＮＴＳＣカラー放送の複合
同期信号は水平同期信号３１、等化パルス３２、垂直同
期信号３３等で構成されており、パルス幅４．８μｓの
水平同期パルス３１の次にこのパルス３１の立上りから
ＩＨ（６３，６μｓ）の間隔で等化パルス３２が立上り
（等化パルス３２のパルス幅は２．５μｓ）、ＩＨ期間
に２個の割合で等化パルスが続いた後に３Ｈ期間後に垂
直同期信号３３が立ち上る。垂直同期信号３３はＩＨ期
間内に２個の割合でパルス幅４，４μＳの切り込みパル
ス３４を含み、３Ｈ期間後に等化パルス３２が続くよう
になっている。この複合同期信号ＣＯＭＰＳＹＮＣから
垂直同期信号３３を分離するために、従来の垂直同期信
号分離回路は第４図に示すように複合同期信号ＣＯＭＰ
ＳＹＮＣを入力とするＤ型フリップフロップ４１と、こ
れに縦列接続された５段のＤ型フリップフロッ１３〜７
と、各段のＤ型フリップ７０ツブ４１．３〜７の出力Ｑ
ｏ〜Ｑ５を入力とする論理積演算素子１３．１４と、こ
れら論理積演算素子１３，１４の出力でセット／′リセ
ットされるＲ、Ｓ型フリップ７０ツ１８とで構成されて
いた。
同期信号は水平同期信号３１、等化パルス３２、垂直同
期信号３３等で構成されており、パルス幅４．８μｓの
水平同期パルス３１の次にこのパルス３１の立上りから
ＩＨ（６３，６μｓ）の間隔で等化パルス３２が立上り
（等化パルス３２のパルス幅は２．５μｓ）、ＩＨ期間
に２個の割合で等化パルスが続いた後に３Ｈ期間後に垂
直同期信号３３が立ち上る。垂直同期信号３３はＩＨ期
間内に２個の割合でパルス幅４，４μＳの切り込みパル
ス３４を含み、３Ｈ期間後に等化パルス３２が続くよう
になっている。この複合同期信号ＣＯＭＰＳＹＮＣから
垂直同期信号３３を分離するために、従来の垂直同期信
号分離回路は第４図に示すように複合同期信号ＣＯＭＰ
ＳＹＮＣを入力とするＤ型フリップフロップ４１と、こ
れに縦列接続された５段のＤ型フリップフロッ１３〜７
と、各段のＤ型フリップ７０ツブ４１．３〜７の出力Ｑ
ｏ〜Ｑ５を入力とする論理積演算素子１３．１４と、こ
れら論理積演算素子１３，１４の出力でセット／′リセ
ットされるＲ、Ｓ型フリップ７０ツ１８とで構成されて
いた。
第５図を参照すると、複合同期信号ＣＯＭＰＳＹＮＣに
含まれる等化パルス３２や垂直同期信号３３をクロック
信号φの周期（１，３３μｓ）づつＤ型フリップフロッ
プ４１．３〜７で順次遅延させ、これらＤ型フリップフ
ロップ４１．３〜７の遅延出力Ｑｏ〜Ｑ５が全て“１′
°のとき論理素子１３の出力Ｓが“１″となってＲ３型
フリップフロップ８をセットし、Ｑｏ〜Ｑ５が全て“０
”のとき論理素子１４の出力Ｒが１′′となってセット
後のＲＳフリップフロップ８をリセットするので、パル
ス幅の小さい水平同期信号（図示せず）および等化パル
ス３２は除去され、垂直同期信号ＶＳＹＮＣのみが所定
タイミングかつ所定パルス幅でＲＳ型フリップフロップ
−８の出力Ｑとして得られるようになっていた。
含まれる等化パルス３２や垂直同期信号３３をクロック
信号φの周期（１，３３μｓ）づつＤ型フリップフロッ
プ４１．３〜７で順次遅延させ、これらＤ型フリップフ
ロップ４１．３〜７の遅延出力Ｑｏ〜Ｑ５が全て“１′
°のとき論理素子１３の出力Ｓが“１″となってＲ３型
フリップフロップ８をセットし、Ｑｏ〜Ｑ５が全て“０
”のとき論理素子１４の出力Ｒが１′′となってセット
後のＲＳフリップフロップ８をリセットするので、パル
ス幅の小さい水平同期信号（図示せず）および等化パル
ス３２は除去され、垂直同期信号ＶＳＹＮＣのみが所定
タイミングかつ所定パルス幅でＲＳ型フリップフロップ
−８の出力Ｑとして得られるようになっていた。
上述した従来の垂直同期信号分離回路は第６図に示すよ
うに垂直同期信号分離中に発生したノイズ３８．３９が
複合同期信号ＣＯＭＰＳＹＮＣに入るとＤ型フリップフ
ロップの遅延出力Ｑ。〜Ｑ、すべてに含まれてしまい、
例えばノイズ３８の場合は遅延出力Ｑｏ”Ｑｓがすべて
°゛１″になるタイミングを遅らせてしまう結果、Ｒ３
型フリップフロップ８のセット人力Ｓの立上りが遅れ、
垂直同期信号ＶＳＹＮＣの変化タイミングが遅れたり、
パルス幅が変化したりしてしまう、ノイズ３９の場合も
、遅延出力Ｑｏ”Ｑｓがすべて′０“になるタイミング
を遅らせてしまうので、垂直同期信号ＶＳＹＮＣの変化
タイミングが遅れたり、パルス幅が変化したりしてしま
う。このように従来の回路ではノイズの影響で所定の垂
直同期信号が発生されない欠点がある。
うに垂直同期信号分離中に発生したノイズ３８．３９が
複合同期信号ＣＯＭＰＳＹＮＣに入るとＤ型フリップフ
ロップの遅延出力Ｑ。〜Ｑ、すべてに含まれてしまい、
例えばノイズ３８の場合は遅延出力Ｑｏ”Ｑｓがすべて
°゛１″になるタイミングを遅らせてしまう結果、Ｒ３
型フリップフロップ８のセット人力Ｓの立上りが遅れ、
垂直同期信号ＶＳＹＮＣの変化タイミングが遅れたり、
パルス幅が変化したりしてしまう、ノイズ３９の場合も
、遅延出力Ｑｏ”Ｑｓがすべて′０“になるタイミング
を遅らせてしまうので、垂直同期信号ＶＳＹＮＣの変化
タイミングが遅れたり、パルス幅が変化したりしてしま
う。このように従来の回路ではノイズの影響で所定の垂
直同期信号が発生されない欠点がある。
したがって本発明の目的はノイズに影響されずに垂直同
期信号を正しく出力することのできる垂直同期信号分離
回路を提供することにある。
期信号を正しく出力することのできる垂直同期信号分離
回路を提供することにある。
本発明の垂直同期信号分離回路は、垂直同期信号判別中
に発生したノイズを除去するノイズ除去回路を付加した
ことを特徴とする。
に発生したノイズを除去するノイズ除去回路を付加した
ことを特徴とする。
本発明の好ましい態様によれば、ノイズ除去回路は水平
同期信号３１のパルス幅や等化パルス３２のパルス幅よ
りも狭いパルス幅のパルスを除去する回路とし、垂直同
期信号分離回路すなわち水平同期信号・等化パルス除去
回路の前段に付加する。このよ、うなノイズ除去回路は
、たとえばクロックφの周期１．３３μｓだけ遅延する
Ｄ型フリップフロップのような２．５μｓよりも短い遅
延回路と、この遅延回路に複合同期信号を印加して得た
遅延出力と複合同期信号とを比較して両者が“１”のと
きおよび“０”のときのみそれぞれ第一および第二の出
力を出す比較回路と、第一の出力の発生から第二の出力
の発生までの期暑曇＊傘間パルス出力を発生する回路（
例えば第一の出力をセット入力とし第二の出力をリセッ
ト入力とするＲ３型フリップフロップ）とから構成する
ことができる。
同期信号３１のパルス幅や等化パルス３２のパルス幅よ
りも狭いパルス幅のパルスを除去する回路とし、垂直同
期信号分離回路すなわち水平同期信号・等化パルス除去
回路の前段に付加する。このよ、うなノイズ除去回路は
、たとえばクロックφの周期１．３３μｓだけ遅延する
Ｄ型フリップフロップのような２．５μｓよりも短い遅
延回路と、この遅延回路に複合同期信号を印加して得た
遅延出力と複合同期信号とを比較して両者が“１”のと
きおよび“０”のときのみそれぞれ第一および第二の出
力を出す比較回路と、第一の出力の発生から第二の出力
の発生までの期暑曇＊傘間パルス出力を発生する回路（
例えば第一の出力をセット入力とし第二の出力をリセッ
ト入力とするＲ３型フリップフロップ）とから構成する
ことができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、複合同期信号ＣＯＭ
ＰＳＹＮＣを入力としクロックφを受けるＤ型フリップ
フロップ１と、複合同期信号ＣＯＭＰＳＹＮＣおよびＤ
型フリップフロップ１の出力Ｑ０をそれぞれ入力する二
人力論理積演算素子１１および１２と、論理積演算素子
１１および１２の出力ＳａおよびＲａをセット入力およ
びリセット入力とするＲ８型フリップフロップ２とで構
成されるノイズ除去回路を含んでいる。ノイズ除去回路
のＲ３型フリップフロップ２の出力Ｑ。
ＰＳＹＮＣを入力としクロックφを受けるＤ型フリップ
フロップ１と、複合同期信号ＣＯＭＰＳＹＮＣおよびＤ
型フリップフロップ１の出力Ｑ０をそれぞれ入力する二
人力論理積演算素子１１および１２と、論理積演算素子
１１および１２の出力ＳａおよびＲａをセット入力およ
びリセット入力とするＲ８型フリップフロップ２とで構
成されるノイズ除去回路を含んでいる。ノイズ除去回路
のＲ３型フリップフロップ２の出力Ｑ。
は縦列接続された５段のＤ型フリップフロップ３〜７の
１段目３に入力し、Ｒ３型フリップフロップ２およびＤ
型フリップフロップ３〜７の出力Ｑｏ〜Ｑ５は従来と同
様に論理積演算素子１３および１４にそれぞれ加え、論
理積演算素子１３および１４の出力ｓｂおよびＲｂはＲ
８型フリップフロップ８のセット人力Ｓ、リセット人力
Ｒへそれぞれ加え、フリップフロップ８の出力Ｑから垂
直同期信号ＶＳＹＮＣを得る。
１段目３に入力し、Ｒ３型フリップフロップ２およびＤ
型フリップフロップ３〜７の出力Ｑｏ〜Ｑ５は従来と同
様に論理積演算素子１３および１４にそれぞれ加え、論
理積演算素子１３および１４の出力ｓｂおよびＲｂはＲ
８型フリップフロップ８のセット人力Ｓ、リセット人力
Ｒへそれぞれ加え、フリップフロップ８の出力Ｑから垂
直同期信号ＶＳＹＮＣを得る。
第２図を参照すると、垂直同期信号判別中の複合同期信
号ＣＯＭＰＳＹＮＣに１クロック幅以下のノイズ３８．
３９が入った場合、複合同期信号ＣＯＭＰＳＹＮＣおよ
びＤ型フリップフロップ１によって遅延された信号Ｑｃ
が共に“１′″のときに限って論理素子１１の出力Ｓａ
は１°′となってＲＳ型フリップフロップ２をセットし
、両信号が同時に０゛のときに限って論理素子１２の出
力Ｒａが１″となって、セットされているフリップフロ
ップ２をリセットするので、１クロック幅以下の入力信
号はノイズとして除去されＲ３型フリップフロップ２の
出力Ｑｏには含まれず、垂直同期信号ＶＳＹＮＣ発生用
のフリップフロップ３〜７には伝達されない、これらフ
リップフロップ２〜７の出力を用いて論理素子１３．１
４およびＲＳフリップフロップ８で垂直同期信号■５Ｙ
ＮＣを分離・出力する動作は従来と同じである。
号ＣＯＭＰＳＹＮＣに１クロック幅以下のノイズ３８．
３９が入った場合、複合同期信号ＣＯＭＰＳＹＮＣおよ
びＤ型フリップフロップ１によって遅延された信号Ｑｃ
が共に“１′″のときに限って論理素子１１の出力Ｓａ
は１°′となってＲＳ型フリップフロップ２をセットし
、両信号が同時に０゛のときに限って論理素子１２の出
力Ｒａが１″となって、セットされているフリップフロ
ップ２をリセットするので、１クロック幅以下の入力信
号はノイズとして除去されＲ３型フリップフロップ２の
出力Ｑｏには含まれず、垂直同期信号ＶＳＹＮＣ発生用
のフリップフロップ３〜７には伝達されない、これらフ
リップフロップ２〜７の出力を用いて論理素子１３．１
４およびＲＳフリップフロップ８で垂直同期信号■５Ｙ
ＮＣを分離・出力する動作は従来と同じである。
に得られる。
なお、第２図、第５図、第６図の最上段に示したのは複
合同期信号ＣＯＭＰＳＹＮＣの一部のパルス波形であり
、上記各図の次段以降に示したのはその部分拡大図であ
る。すなわち、垂直同期信号３３の立上り部の近傍およ
び立上りの近傍の波形を横軸（時間軸）をそれぞれ拡大
して２段目以降で示している。
合同期信号ＣＯＭＰＳＹＮＣの一部のパルス波形であり
、上記各図の次段以降に示したのはその部分拡大図であ
る。すなわち、垂直同期信号３３の立上り部の近傍およ
び立上りの近傍の波形を横軸（時間軸）をそれぞれ拡大
して２段目以降で示している。
以上説明したように本発明によれば垂直同期信号判別中
の複合同期信号に含まれるノイズを除去し、垂直同期信
号の変化タイミングのずれやパルス幅の変化をなくすこ
とにより、ノイズの影響を受けにくい垂直同期信号分離
回路を実現できる効果がある。
の複合同期信号に含まれるノイズを除去し、垂直同期信
号の変化タイミングのずれやパルス幅の変化をなくすこ
とにより、ノイズの影響を受けにくい垂直同期信号分離
回路を実現できる効果がある。
この結果、垂直同期信号判別中のノイズによる垂直同期
信号ＶＳＹＮＣ発生タイミングのずれやパルス幅の変化
は起こらず、正しい垂直同期信号ＶＳＹＮＣがＲ，Ｓ型
フリップフロップ８の出力９
信号ＶＳＹＮＣ発生タイミングのずれやパルス幅の変化
は起こらず、正しい垂直同期信号ＶＳＹＮＣがＲ，Ｓ型
フリップフロップ８の出力９
第１図は本発明の一実施例による垂直同期信号分離回路
を示す回路図、第２図は第１図の各部におけるパルス波
形図、第３図はＮＴＳＣカラー放送の複合同期信号の波
形図、第４図は従来の垂直同期信号分離回路の回路図、
第５図および第６図は第４図の各部におけるパルス波形
図である。 １．３，４．５，６．７・・・Ｄ型フリップフロップ、
２．８・・・Ｒ３型フリップフロップ、１１〜１４・・
・論理積演算素子、３２・・・等化パルス、３３・・・
垂直同期信号。
を示す回路図、第２図は第１図の各部におけるパルス波
形図、第３図はＮＴＳＣカラー放送の複合同期信号の波
形図、第４図は従来の垂直同期信号分離回路の回路図、
第５図および第６図は第４図の各部におけるパルス波形
図である。 １．３，４．５，６．７・・・Ｄ型フリップフロップ、
２．８・・・Ｒ３型フリップフロップ、１１〜１４・・
・論理積演算素子、３２・・・等化パルス、３３・・・
垂直同期信号。
Claims (1)
- 複合同期信号を入力し複合同期信号に含まれる垂直同期
信号を分離し出力する垂直同期信号分離回路において、
前記垂直同期信号に含まれるノイズを除去するノイズ除
去回路を付加したことを特徴とする垂直同期信号分離回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121089A JPH02249368A (ja) | 1989-03-22 | 1989-03-22 | 垂直同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121089A JPH02249368A (ja) | 1989-03-22 | 1989-03-22 | 垂直同期信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249368A true JPH02249368A (ja) | 1990-10-05 |
Family
ID=13454093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121089A Pending JPH02249368A (ja) | 1989-03-22 | 1989-03-22 | 垂直同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249368A (ja) |
-
1989
- 1989-03-22 JP JP7121089A patent/JPH02249368A/ja active Pending
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