JPH04229778A - 垂直同期信号分離回路 - Google Patents
垂直同期信号分離回路Info
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- JPH04229778A JPH04229778A JP14051691A JP14051691A JPH04229778A JP H04229778 A JPH04229778 A JP H04229778A JP 14051691 A JP14051691 A JP 14051691A JP 14051691 A JP14051691 A JP 14051691A JP H04229778 A JPH04229778 A JP H04229778A
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- 239000002131 composite material Substances 0.000 claims abstract description 28
- 238000000926 separation method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 18
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ放送信号等の複
合同期信号から垂直同期信号を分離する垂直同期信号分
離回路に関する。
合同期信号から垂直同期信号を分離する垂直同期信号分
離回路に関する。
【０００２】
【従来の技術】一般に、テレビ放送信号の複合同期信号
は、図８の波形図に示される。この複合同期信号は、水
平同期信号（パルス幅ＰＷ４．８μｓ）と、等化パルス
（パルス幅ＰＷ２．５μｓ）と、切込みパルス（パルス
幅４．４μｓ）を含む垂直同期信号とから構成され、水
平同期信号の間隔１Ｈは６３．６μｓであり、等化パル
スの間隔は０．５Ｈとなっている。
は、図８の波形図に示される。この複合同期信号は、水
平同期信号（パルス幅ＰＷ４．８μｓ）と、等化パルス
（パルス幅ＰＷ２．５μｓ）と、切込みパルス（パルス
幅４．４μｓ）を含む垂直同期信号とから構成され、水
平同期信号の間隔１Ｈは６３．６μｓであり、等化パル
スの間隔は０．５Ｈとなっている。
【０００３】従来、この複合信号から垂直同期信号を分
離する回路としては、図９の回路図に示す回路がある。 この回路は、入力信号をＤ型フリップフロップ２１〜２
６からなる複数の遅延回路を直列に接続し、これら全て
の遅延回路の出力レベルがハイレベル又はローレベルに
なった時セット又はリセットされる保持回路（Ｒ−Ｓフ
リップフロップ２９）によって構成されている。
離する回路としては、図９の回路図に示す回路がある。 この回路は、入力信号をＤ型フリップフロップ２１〜２
６からなる複数の遅延回路を直列に接続し、これら全て
の遅延回路の出力レベルがハイレベル又はローレベルに
なった時セット又はリセットされる保持回路（Ｒ−Ｓフ
リップフロップ２９）によって構成されている。
【０００４】すなわち、入力端子１から複合同期信号を
入力し、縦列接続されたＤ型フリップフロップ２１〜２
６と、これらＤ型フリップフロップ２１〜２６の出力Ｑ
０〜Ｑ５を入力とする論理積演算素子２７，２８と、こ
れら論理積演算素子２７，２８とによりセット，リセッ
トされるＲＳ型フリップフロップ２９とから構成されて
いる。
入力し、縦列接続されたＤ型フリップフロップ２１〜２
６と、これらＤ型フリップフロップ２１〜２６の出力Ｑ
０〜Ｑ５を入力とする論理積演算素子２７，２８と、こ
れら論理積演算素子２７，２８とによりセット，リセッ
トされるＲＳ型フリップフロップ２９とから構成されて
いる。
【０００５】ＲＳ型フリップフロップ２９は、入力され
た複合同期信号を１．３３μｓつづ遅延したＤ型フリッ
プフロップ２１〜２６の各出力Ｑ０〜Ｑ５が「１」の時
、すなわち複合同期信号が７．９８μｓ（１．３３μｓ
×６）間「１」の状態の時セットされ、各出力Ｑ０〜Ｑ
５が全て「０」の時、複合同期信号が７．９８μｓ間「
０」の時リセットされるので、パルス幅７．９８μｓ以
下の水平同期信号（４．８μｓ）や等化パルス（２．５
μｓ）は除去され垂直同期信号のみが所定タイミングか
つ所定パルス幅でＲＳ型フリップフロップ２９に出力さ
れるようになっていた。
た複合同期信号を１．３３μｓつづ遅延したＤ型フリッ
プフロップ２１〜２６の各出力Ｑ０〜Ｑ５が「１」の時
、すなわち複合同期信号が７．９８μｓ（１．３３μｓ
×６）間「１」の状態の時セットされ、各出力Ｑ０〜Ｑ
５が全て「０」の時、複合同期信号が７．９８μｓ間「
０」の時リセットされるので、パルス幅７．９８μｓ以
下の水平同期信号（４．８μｓ）や等化パルス（２．５
μｓ）は除去され垂直同期信号のみが所定タイミングか
つ所定パルス幅でＲＳ型フリップフロップ２９に出力さ
れるようになっていた。
【０００６】
【発明が解決しようとする課題】この従来の垂直同期信
号分離回路は、遅延時間分の遅延回路が必要となるため
、遅延回路の遅延時間を小さくすると、遅延回路の段数
が多くなり、回路構成が多くなるという問題点があった
。また、分離しようとする周波数が低くなるほど、遅延
回路数が多くなるという問題もあった。
号分離回路は、遅延時間分の遅延回路が必要となるため
、遅延回路の遅延時間を小さくすると、遅延回路の段数
が多くなり、回路構成が多くなるという問題点があった
。また、分離しようとする周波数が低くなるほど、遅延
回路数が多くなるという問題もあった。
【０００７】本発明の目的は、このような問題を解決し
、簡単な回路で構成できる垂直同期信号分離回路を提供
することにある。
、簡単な回路で構成できる垂直同期信号分離回路を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の構成は、複合同
期信号を入力しこの複合同期信号に含まれる垂直同期信
号を分離して出力する垂直同期信号分離回路において、
前記複合同期信号をクロックにより保持する記憶回路と
、この記憶回路の出力および前記複合同期信号を入力し
て連続した状態数を計数するカウンタ部と、このカウン
タ部の出力をクロックとして前記複合同期信号の状態を
変化させ前記垂直同期信号として出力する保持回路とを
備えることを特徴とする。
期信号を入力しこの複合同期信号に含まれる垂直同期信
号を分離して出力する垂直同期信号分離回路において、
前記複合同期信号をクロックにより保持する記憶回路と
、この記憶回路の出力および前記複合同期信号を入力し
て連続した状態数を計数するカウンタ部と、このカウン
タ部の出力をクロックとして前記複合同期信号の状態を
変化させ前記垂直同期信号として出力する保持回路とを
備えることを特徴とする。
【０００９】
【実施例】図１は本発明の一実施例の回路図、図２は図
１のタイミング図である。入力端子１からの複合同期信
号ＣＯＭＰＳＹＮＣは、Ｄ型フリップフロップ１０との
一致数をイベントカウンタ１４で分周しＤ型フリップフ
ロップ１５に記憶させる。例えば、クロックφの周期１
．３３μｓ，イベントカウンタ１４の分周比を「６」、
Ｄ型フリップフロップ１０，１５の値がローレベル（以
下Ｌという）の場合、複合同期信号にハイレベル（以下
Ｈという）が連続して入力した時、Ｄ型フリップフロッ
プ１０はＬ，複合同期信号はＨで、一致検出回路１１は
Ｌ，論理積回路１３はＬ，論理積回路１２はＨとなり、
イベントカウンタ１４はクリアされカウント値０となる
と共に、Ｄ型フリップフロップ１０はＬからＨにセット
される。この１．３３μｓ後、複合同期信号、Ｄ型フリ
ップフロップ１０は共にＨで、一致検出回路１１はＨ，
論理積回路１２はＬ，論理積回路１３はＨとなり、イベ
ントカウンタ１４はカウント値「１」にインクリメント
される。
１のタイミング図である。入力端子１からの複合同期信
号ＣＯＭＰＳＹＮＣは、Ｄ型フリップフロップ１０との
一致数をイベントカウンタ１４で分周しＤ型フリップフ
ロップ１５に記憶させる。例えば、クロックφの周期１
．３３μｓ，イベントカウンタ１４の分周比を「６」、
Ｄ型フリップフロップ１０，１５の値がローレベル（以
下Ｌという）の場合、複合同期信号にハイレベル（以下
Ｈという）が連続して入力した時、Ｄ型フリップフロッ
プ１０はＬ，複合同期信号はＨで、一致検出回路１１は
Ｌ，論理積回路１３はＬ，論理積回路１２はＨとなり、
イベントカウンタ１４はクリアされカウント値０となる
と共に、Ｄ型フリップフロップ１０はＬからＨにセット
される。この１．３３μｓ後、複合同期信号、Ｄ型フリ
ップフロップ１０は共にＨで、一致検出回路１１はＨ，
論理積回路１２はＬ，論理積回路１３はＨとなり、イベ
ントカウンタ１４はカウント値「１」にインクリメント
される。
【００１０】同様にして１．３３μｓごとにイベントカ
ウンタ１４はインクリメントされ、約８μｓ（１．３３
μｓ×６）後、カウント値が「６」となったイベントカ
ウンタ１４の出力がＨとなり、Ｄ型フリップフロップ１
５はＬからＨにセットされる。また、７．９８μｓに満
たないパルスは、イベントカウンタ１４がクリアされる
ため記憶回路のＤ型フリップフロップ１５の値は変化し
ない。すなわち、図８のような複合同期信号中の等化パ
ルス等約８μｓ以下のパルスは除去され、垂直同期信号
のみ分離される。
ウンタ１４はインクリメントされ、約８μｓ（１．３３
μｓ×６）後、カウント値が「６」となったイベントカ
ウンタ１４の出力がＨとなり、Ｄ型フリップフロップ１
５はＬからＨにセットされる。また、７．９８μｓに満
たないパルスは、イベントカウンタ１４がクリアされる
ため記憶回路のＤ型フリップフロップ１５の値は変化し
ない。すなわち、図８のような複合同期信号中の等化パ
ルス等約８μｓ以下のパルスは除去され、垂直同期信号
のみ分離される。
【００１１】また、クロックφの周期を０．６７μｓ，
イベントカウンタ１４の分周比を１２とすれば、上述と
同じ約８μｓ（０．６７μｓ×１２）以下のパルスを除
去できる。
イベントカウンタ１４の分周比を１２とすれば、上述と
同じ約８μｓ（０．６７μｓ×１２）以下のパルスを除
去できる。
【００１２】図３は本発明の第２の実施例のブロック図
、図４はその動作波形図である。本実施例は、第１の実
施例のイベントカウンタ１４の代りに、カウンタ１６と
コンパレータ１７とを用いたものである。なお、出力信
号と入力信号とは、ＥＸ−ＯＲ回路１８でエクスクルー
シブＯＲをとられ、このＥＸ−ＯＲ出力とコンパレータ
１７の出力とのＡＮＤ回路１７による論理積がＤ型フリ
ップフロップ１５のクロックとなっている。本実施例で
は、コンパレータをプログラマブルとすることにより、
パルス除去幅を自由に設定することができる。
、図４はその動作波形図である。本実施例は、第１の実
施例のイベントカウンタ１４の代りに、カウンタ１６と
コンパレータ１７とを用いたものである。なお、出力信
号と入力信号とは、ＥＸ−ＯＲ回路１８でエクスクルー
シブＯＲをとられ、このＥＸ−ＯＲ出力とコンパレータ
１７の出力とのＡＮＤ回路１７による論理積がＤ型フリ
ップフロップ１５のクロックとなっている。本実施例で
は、コンパレータをプログラマブルとすることにより、
パルス除去幅を自由に設定することができる。
【００１３】図５は本発明の第３の実施例の回路図、図
６は図５のタイミング図である。本実施例は、第１の実
施例に対し入力信号をクロックと同期させるＤ型フリッ
プフロップ３０，３１およびクロックＣＬＫのインバー
タ３２が追加された回路となっている。
６は図５のタイミング図である。本実施例は、第１の実
施例に対し入力信号をクロックと同期させるＤ型フリッ
プフロップ３０，３１およびクロックＣＬＫのインバー
タ３２が追加された回路となっている。
【００１４】ディジタル信号Ａは、外部からのディジタ
ル入力信号をＤ型フリップフロップ３０で同期をとった
信号であり、第１のラッチ回路であるＤ型フリップフロ
ップ１０の出力がディジタル信号Ａと一致している間ク
ロック信号φをイベントカウンタ１４で分周し、イベン
トカウンタ１４は所定のカウント数に達するとＨを出力
する。
ル入力信号をＤ型フリップフロップ３０で同期をとった
信号であり、第１のラッチ回路であるＤ型フリップフロ
ップ１０の出力がディジタル信号Ａと一致している間ク
ロック信号φをイベントカウンタ１４で分周し、イベン
トカウンタ１４は所定のカウント数に達するとＨを出力
する。
【００１５】このイベントカウンタ１４の出力の立上り
に同期して、第二のラッチ回路のＤ型フリップフロップ
１５はＤ型フリップフロップ２１の出力をラッチし出力
する。例えば、クロックφの周期１．３３μｓイベント
カウンタ１４の分周比を６、Ｄ型フリップフロップ３０
，１５の出力値がＬの場合、ディジタル入力信号にＨが
連続した時、クロックφの立上りに同期してディジタル
信号ＡはＨ、Ｄ型フリップフロップ１０の出力はＬで比
較回路１１の出力はＬ，論理積回路１３の出力はＬとな
り、クロックφが立下ると論理積回路１２の出力はＨと
なり、イベントカウンタ１４はクリアされカウント値０
となる。
に同期して、第二のラッチ回路のＤ型フリップフロップ
１５はＤ型フリップフロップ２１の出力をラッチし出力
する。例えば、クロックφの周期１．３３μｓイベント
カウンタ１４の分周比を６、Ｄ型フリップフロップ３０
，１５の出力値がＬの場合、ディジタル入力信号にＨが
連続した時、クロックφの立上りに同期してディジタル
信号ＡはＨ、Ｄ型フリップフロップ１０の出力はＬで比
較回路１１の出力はＬ，論理積回路１３の出力はＬとな
り、クロックφが立下ると論理積回路１２の出力はＨと
なり、イベントカウンタ１４はクリアされカウント値０
となる。
【００１６】もう１回クロックφが立上るとＤ型フリッ
プフロップ１０の出力はＬからＨにセットされる。次に
、クロックφが立下ると、ディジタル信号Ａ，Ｄ型フリ
ップフロップ１０の出力は共にＨで、比較回路１１の出
力はＨ，論理積回路１２の出力はＬ，論理積回路１３の
出力はＨとなり、さらにもう１回クロックφが立上った
ときイベントカウンタ１４はカウント値１にインクリメ
ントされる。
プフロップ１０の出力はＬからＨにセットされる。次に
、クロックφが立下ると、ディジタル信号Ａ，Ｄ型フリ
ップフロップ１０の出力は共にＨで、比較回路１１の出
力はＨ，論理積回路１２の出力はＬ，論理積回路１３の
出力はＨとなり、さらにもう１回クロックφが立上った
ときイベントカウンタ１４はカウント値１にインクリメ
ントされる。
【００１７】同様にして、１．３３μｓごとにイベント
カウンタ１４はインクリメントされ、約８μｓ（１．３
３μｓ×６）後、カウント値が６となった時、イベント
カウンタ１４の出力がＨとなりＤ型フリップフロップ１
５はＤ型フリップフロップ３１の出力をラッチしその出
力はＬからＨにセットされる。又、７．９８μｓに満た
ないパルスは、イベントカウンタ１４がクリアされるた
めＤ型フリップフロップ１５の出力値は変化しない。す
なわち図８のようなディジタル入力信号中の約８μｓ以
下のパルスは除去され、低周波成分のみ分離される。
カウンタ１４はインクリメントされ、約８μｓ（１．３
３μｓ×６）後、カウント値が６となった時、イベント
カウンタ１４の出力がＨとなりＤ型フリップフロップ１
５はＤ型フリップフロップ３１の出力をラッチしその出
力はＬからＨにセットされる。又、７．９８μｓに満た
ないパルスは、イベントカウンタ１４がクリアされるた
めＤ型フリップフロップ１５の出力値は変化しない。す
なわち図８のようなディジタル入力信号中の約８μｓ以
下のパルスは除去され、低周波成分のみ分離される。
【００１８】また、クロックφの周期を０．６７μｓ、
イベントカウンタ１４の分周比を１２とすれば、上述と
同じ約８μｓ（０．６７μｓ×１２）以下のパルスを除
去できる。
イベントカウンタ１４の分周比を１２とすれば、上述と
同じ約８μｓ（０．６７μｓ×１２）以下のパルスを除
去できる。
【００１９】図７は本発明の第４の実施例のブロック図
である。本実施例は、図３と同様の回路に図５と同様の
回路を追加したもので、コンパレータをプログラマブル
にすることにより、パルス除去幅を自由に設定できるよ
うにしたものである。
である。本実施例は、図３と同様の回路に図５と同様の
回路を追加したもので、コンパレータをプログラマブル
にすることにより、パルス除去幅を自由に設定できるよ
うにしたものである。
【００２０】
【発明の効果】以上説明したように本発明は、複数の遅
延回路をカウンタに代えたので、遅延時間をカウンタの
分周比で設定することができ、任意のクロックのシステ
ムに組み込むことができるという効果を有する。
延回路をカウンタに代えたので、遅延時間をカウンタの
分周比で設定することができ、任意のクロックのシステ
ムに組み込むことができるという効果を有する。
【図１】本発明の一実施例の回路図。
【図２】図１の各部における信号波形図。
【図３】本発明の第２の実施例の回路図。
【図４】図３の各部における信号波形図。
【図５】本発明の第３の実施例の回路図。
【図６】図５の各部における信号波形図。
【図７】本発明の第４の実施例の回路図。
【図８】一般の複合同期信号の波形図。
【図９】従来の垂直同期信号分離回路の一例の回路図。
１ 入力端子
２ 出力端子
１０，１５，２１〜２６，３０，３１ Ｄ型フリ
ップフロップ １１，１８ 比較回路 １２，１３，１９，２７，２８ 論理積回路１４
イベントカウンタ １６ カウンタ １７ コンパレータ ２９ ＲＳ型フリップフロップ ３１ インバータ
ップフロップ １１，１８ 比較回路 １２，１３，１９，２７，２８ 論理積回路１４
イベントカウンタ １６ カウンタ １７ コンパレータ ２９ ＲＳ型フリップフロップ ３１ インバータ
Claims (4)
- 【請求項１】 複合同期信号を入力しこの複合同期信
号に含まれる垂直同期信号を分離して出力する垂直同期
信号分離回路において、前記複合同期信号をクロックに
より保持する記憶回路と、この記憶回路の出力および前
記複合同期信号を入力して連続した状態数を計数するカ
ウンタ部と、このカウンタ部の出力をクロックとして前
記複合同期信号の状態を変化させ前記垂直同期信号とし
て出力する保持回路とを備えることを特徴とする垂直同
期信号分離回路。 - 【請求項２】 カウンタ部が、所定分周値でリセット
されるイベントカウンタである請求項１記載の垂直同期
信号分離回路。 - 【請求項３】 カウンタ部が、所定値まで計数を行う
カウンタと、このカウンタが一定値以上になったときク
ロックとなる比較出力を出力するコンパレータとからな
る請求項１記載の垂直同期信号分離回路。 - 【請求項４】 ディジタル入力信号がクロック同期し
てラッチされて記憶回路に出力される第１のラッチ回路
と、この第１のラッチ回路の出力が反転クロックに同期
してラッチされて保持回路に供給される第２のラッチ回
路とが付加されたものである請求項２または３記載の垂
直同期信号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051691A JPH04229778A (ja) | 1990-10-26 | 1991-06-13 | 垂直同期信号分離回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28904090 | 1990-10-26 | ||
| JP2-289040 | 1990-10-26 | ||
| JP14051691A JPH04229778A (ja) | 1990-10-26 | 1991-06-13 | 垂直同期信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04229778A true JPH04229778A (ja) | 1992-08-19 |
Family
ID=26473001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14051691A Pending JPH04229778A (ja) | 1990-10-26 | 1991-06-13 | 垂直同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04229778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349387A (en) * | 1993-09-21 | 1994-09-20 | Acer Peripherals, Inc. | Apparatus for detecting polarity of an input signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121870A (ja) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 垂直同期信号分離装置 |
| JPS62171281A (ja) * | 1986-01-23 | 1987-07-28 | Mitsubishi Electric Corp | 垂直同期信号分離回路 |
-
1991
- 1991-06-13 JP JP14051691A patent/JPH04229778A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121870A (ja) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 垂直同期信号分離装置 |
| JPS62171281A (ja) * | 1986-01-23 | 1987-07-28 | Mitsubishi Electric Corp | 垂直同期信号分離回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349387A (en) * | 1993-09-21 | 1994-09-20 | Acer Peripherals, Inc. | Apparatus for detecting polarity of an input signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |