JPH02250321A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、特にフォトリ
ングラフィ技術に適用して有効な技術に関する。

〔従来技術〕

フォトリングラフィ技術は半導体集積回路装置の製造工
程において必須の技術である。これは下地膜にパターニ
ングを才１こなう際に、上記下地膜上にフォトレジスト
膜を堆積させ、所要のパターンを持つマスクを介して上
記フォトレジスト膜を、例えば紫外線にて感光させ、そ
の分子構造を変化させた後に現像をおこなうことによっ
て、上記フォトレジスト膜に所望のパターンを形成する
技術である。上記フォトレジスト膜には、多層レジスト
膜と単層レジスト膜とがあるが、現在では簡便な単層レ
ジスト膜が広く用いられている。

ところでアルミニウムのような金属にて成る下地層上に
堆積された上記単層フォトレジスト膜を露光する場合に
は、ハレーションの影響を考慮する必要がある。ここで
ハレーションとは、上記アルミニウム下地膜に凹凸が存
在し、その凹凸の側面が基板に対して垂直でない場合に
、上方から照射された光が上記側面にて斜め方向に反射
し１本来露光されるべきでない領域の上記フォトレジス
ト膜が不所望に露光されてしまう現象である。ハレーシ
ョンが起こると、上記フォトレジスト膜には所望のパタ
ーンとは異なったパターンが形成されてしまう。例えば
ポジティブレジスト膜を用いる場合において、ハレーシ
ョンにより不所望に露光された上記ポジレジスト膜は分
子構造が変化して現像液に溶解されるようになる。上記
不所望に溶解性となった部分は現像により除去されてし
まい、上記ポジレジスト膜をマスクとしてアルミニウム
下地膜をエツチングすると、不所望な露光の起こった部
分の下層に位置するアルミニウムも不所望に除去され、
上記アルミニウムにて形成される配線パターンの不所望
な欠落や断線が発生する。

反対にネガティブレジスト膜を用た場合には、不所望に
露光された上記ネガレジスト膜は分子構造が変化して不
要性となり、現像後も残存する。このためエツチング工
程後には、不所望な露光の起こった部分の下層に位置す
るアルミニウムは不所望に残存し、配線の絶縁不良や短
絡発生の原因となる。−上記ハレーションによる配線パ
ターン不良を防止するために、」１記アルミニウム下地
膜の表面に、例えばシリコン（Ｓｉ）や、モリブデンシ
リサイド（ＭｏＳｉ、）のように反射率の低い材質を堆
積させ、上記下地膜表面からの反射光を低減させる方法
が考案されている。上記方法によれば、シリコンやモリ
ブデンシリサイドの反射率はアルミニウムの約半分程度
であり、またレジスト膜は一定の露光量が与えられない
と反応が起こらないため、シリコンやモリブデンシリサ
イド表面で反射した紫外線は上記レジスト膜を溶解性ま
たは不要性に変化させることができず、ハレーションに
よる上記レジスト膜の不所望な反応、及びそれに起因す
る配線パターン不良発生を防止することができる。

尚、アルミニウム表面の反射率を低下させる技術につい
て記載された文献の例としては、Ｖ　Ｌ　ＳＩ　　Ｍｕ
ｌｔｉｌｅｖｅｌ　　Ｉ　ｎｔｅｒｃｏｎｎａｃｔ、ｉ
ｏｎ　Ｃｏｎｆｅｒｅｎｃｅ１９８８　　Ｊｕｎｅ　１
３−１４　　Ｐ、４５３がある。

〔発明が解決しようとする課題〕

半導体集積回路装置を製造する機械には高い位置決め精
度が要求される。このため上記製造機械は高精度の位置
決めテーブルと画像処理装置を備えており、上記画像処
理装置が上記半導体集積回路装置の位置を検出し、該半
導体集積回路装置が正規の位置に来るよう修正をおこな
う。このとき上記半導体集積回路装置の位置を検出する
ための基準として、上記半導体基板の周囲に形成された
ポンディングパッドを用いることが多い。上記画像処理
装置は上記ポンディングパッドの検出に上記ポンディン
グパッドと周囲の部材との反射率の違いを利用し・てい
る。ところで上記半導体集積回路装置において、ハレー
ション防止のためアルミニウム膜上層にモリブデンシリ
サイド膜が形成されている場合、例えば水素アニールの
ような後工程において熱が加えられると、上記モリブデ
ンシリサイドはアルミニウム膜表面中に拡散して合金を
形成する。上記合金の反射率は上記モリブデンシリサイ
ドと同様にアルミニウムに較べて低くなる。上記ポンデ
ィングパッドが上記モリブデンシリサイドとアルミニウ
ムとの合金のように反射率の低い材質にて形成されてい
ると、上記画像処理装置は上記ポンディングパッドの位
置を検出することが困難となる。またワイヤボンダによ
るボンディング工程において、上記ポンディングパッド
の表面に上記合金が存在すると、ボンディング特性が劣
化してしまう。そのため上記水素アニール工程をおこな
う前に上記モリブデンシリサイド膜を除去して、上記ポ
ンディングパッド表面の反射率を回復し、またボンディ
ング特性の劣化を防止する必要がある。上記モリブデン
シリサイド膜の除去はエツチングにておこなうが、工程
数が増加するうえに作業時間も長くなるという問題点が
ある。　また、ハレーション防止のために上記アルミニ
ウム膜上層にシリコン膜を形成した場合、後工程におい
て熱が加えられると上記シリコンはアルミニウム膜中に
導入される。ところで上記アルミニウム膜中には、上記
アルミニウムの半導体基板への突き抜けを防止するため
のシリコンを予め添加しである。このため、上記シリコ
ン膜がアルミニウム膜中に導入された場合には、上記ア
ルミニウム膜中のシリコン撚度が過剰となり、上記過剰
となったシリコンは上記アルミニウム膜中に析出して当
該アルミニウムの電気抵抗を不所望に増大させてしまう
という問題点のあることが本発明者によって見い出され
た。

本発明の目的は、露光工程においてはアルミニウム膜表
面の反射率を低減させてハレーションを防止し、露光工
程終了後は専用の工程を設けることなく、また上記アル
ミニウム膜の抵抗値の不所望な増大を引き起こすことな
くポンディングパッド表面の反射率を容易に回復させる
ことのできる半導体集積回路装置の製造方法を堤供する
事にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち半導体基板主面上に、アルミニウムの半導体基
板への突き抜けを防止するためのバリヤメタル膜を堆積
させ、上記バリヤメタル膜上層にアルミニウム膜を堆積
させ、上記アルミニウム膜上にシリコン膜を堆積させる
ものである。

また上記アルミニウム膜中には、上記アルミニウムの上
記半導体基板への突き抜けを防止するには不充分な量の
シリコンを含有させて形成するものである。

さらにフォトリソグラフィ技術を用いて上記アルミニウ
ム配線を形成した後の製造工程中に加わる熱を利用して
上記シリコン膜中のシリコンを上記アルミニウム配線中
に導入させ、上記アルミニウム配線表面には上記シリコ
ン膜が存在しないようにするものである。

〔作　用〕

上記した手段によれば、上記アルミニウム膜の上層に堆
積したシリコン膜は、上記アルミニウム膜表面の反射率
を低減させるように働き、露光工程におけるハレーショ
ンを防止することができる。

また、アルミニウム配線形成後におこなわれる熱処理工
程中に加わる熱にて、上記シリコン膜中のシリコンを上
記アルミニウム配線中に導入することにより、上記アル
ミニウム配線にて形成されるポンディングパッド表面の
反射率を回復させ、画像処理装置による上記ポンディン
グパッドの識別を容易とすることができる。また上記シ
リコン膜を除去するための工程を省略することができる
。

また、上記アルミニウム膜中には、上記アルミニウムの
半導体基板への突き抜けを防止するには不充分な量のシ
リコンを含有させて形成するため、上記シリコンを上記
アルミニウム膜中に導入させたときに、上記アルミニウ
ム膜中のシリコン濃度が過剰となり、その抵抗値が不所
望に増加する事態を防止することができる。

また上記アルミニウム膜の下層にバリヤメタル膜を形成
することにより、上記シリコンの導入以前に当該アルミ
ニウム膜が上記半導体基板への突き抜けを起こす事態を
防止することができる。

〔実施例〕

ｆ！５２図は本発明の一実施例である半導体集積回路装
置の入力保護回路部の縦断面図である。本図に示される
入力保護回路は、特に制限されないが、Ｐ−型半導体基
板１上に形成されたＤＲＡＭ　（ダイナミック・ランダ
ム・アクセス・メモリ）の、例えばアドレス入力端子で
あるポンディングパッドＩＪと、アドレス入力パッファ
を構成するトランジスタのゲート電極との間に接続され
るものとする。上記基板の外周部に延在形成されたＮ−
型半導体領域８内にはＮ中型半導体領域にて成るガ−ド
リング９が延在形成されている。上記入力保護回路は上
記ガードリング９の内側直近部に形成されており、所要
の大きさを持゛ち入力保護抵抗を兼ねるＮ−型ウェル領
域１２と、上記ウェル領域１２に隣接して形成されたＮ
チャンネル型クランプＭＩＳＦＥＴＱｉとで構成されて
いる。また上記Ｎ−型ウェル領域１２の表面中央部には
、上記Ｎ−型ウェル領域１２よりも小さく、ポンディン
グパッド１１と接続されるためのＮ◆型半導体領域２０
が形成されている。上記Ｎ−型ウェル領域１２は入力保
護抵抗を兼ねている。上記クランプＭＩＳＦＥＴＱｉの
ソース電極１３は、上記ウェル領域１２と接触しており
、上記クランプＭＩＳＦＥＴＱｉのドレイン電極１４は
ソース電極１３と所定の間隔を持って形成され、その上
層には酸化シリコンにて成るゲート酸化膜１６を介して
多結晶シリコンにて成るゲート電極１５が形成される。

上記ゲート電極１５上には酸化シリコンにて成る層間絶
縁膜１９が形成されており、上記ゲート電極１５及び層
間絶縁膜１９の側面には酸化シリコンにて成るサイドウ
オールスペーサ２６が形成されている。上記入力保護回
路構成用素子を含む上記半導体基板１上層には酸化シリ
コンにて成る絶縁膜３０が形成される。上記絶縁膜３０
の上記Ｎ＋型半導体領域２０上にはコンタクトホール３
０Ａが開口され、上記コンタクトホール３０Ａを介して
上記Ｎ＋型半導体領域２０とポンディングパッド１１と
に接続されるアルミニウム配線２１が形成される。また
本図には示さないが、上記絶縁膜３０の上記ソース電極
１３上の所要部分にもコンタクトホールが開口され、上
記コンタクトホールを介して上記ソース電極１３に接続
されるとともに入力回路に接続される配線が形成される
。

さらに上記絶縁膜３０の上記ゲート電極１５．及び上記
ドレイン電極１４上の所要部分にはコンタクトホール３
０Ｃ，Ｄがそれぞれ開口され、上記コンタクトホール３
０Ｃ，Ｄを介して上記ゲート電極１５、及び上記ドレイ
ン電極１４に接続されるとともに接地端子Ｖｓｓに接続
されるアルミニウム配線２３が形成される。上記ポンデ
ィングパッド１１及びアルミニウム配線２１．２３の下
面にはモリブデンシリサイド膜２４が形成されている。

上記アルミニウム配線２１．２３を含む層間絶縁膜３０
上層にはナイトライドにて成るパッシベーション膜３１
が堆積されており、上記パッシベーション１ｌｌＪ３１
の上記ポンディングパッド１１上には開口３１Ａが形成
されている。上記開口３１は、該半導体集積回路装置を
配線基板上に実装した後、金線またはアルミニウム線に
よるワイヤボンディングにて上記配線基板との接続を採
る時に、上記ポンディングパッド１１を露呈させるため
に形成されている。上記ポンディングパッド１１は上記
ｒ）ＲＡＭを各種の製造機械にセットするにあたり、上
記製造機械に搭載された画像処理装置が上記ＤＲＡＭの
位置を検出するための基準としても用いられる。

上記ポンディングパッド及び配線を構成するアルミニウ
ム中には適当量のシリコンが含有されている。上記アル
ミニウムにて成るポンディングパッド及び配線を形成す
るときには、まずシリコンを含有しないアルミニウム膜
を堆積させた後、その上層に本図に示されないシリコン
膜を形成する。

上記シリコン膜は上記アルミニウム膜表面の反射率を低
減させ、露光工程におけるハレーションを防止するため
のものである。上記アルミニウム膜にはシリコンが含有
されていないため、上記コンタクトホール３０Ａ〜３０
Ｄにて半導体基板１中に突き抜けてしまう虞れがある。

そのため上記アルミニウム膜下層に形成された上記モリ
ブデンシリサイド膜２４が突き抜は防止のバリヤメタル
として働く。上記シリコン膜はアルミニウム配線２１．
２３．及びポンディングパッド１１形成後の、例えばア
ニール工程における熱により上記アルミニウム配線２１
，２３、及びポンディングパッド１１内に導入される。

このため上記ポンディングパッド１１表面の反射率が回
復し、上記画像処理装置による上記ポンディングパッド
の検出が容易となる。また上記アルミニウム膜を堆積さ
せるときにはシリコンを含有させていないため、上記ア
ルミニウム配線２１．２３″及びボンディングパッド１
１の、シリコンが導入された後の上記シリコン濃度が過
剰となることを防止できる。

上記ポンディングパッド１１からこの入力保護回路にプ
ラスのサージが流入すると上記Ｎ−ウェル領域１２の電
位が上がり、基板１との接合部にてブレイクダウンが起
き、基板に電流が流れる。

上記サージの一部は隣接するクランプＭ　Ｉ　Ｓ　Ｆ　
Ｆ：ＴのＮ１型領域であるソース電極１３に流入し。

基板１との接合部にてブレイクダウンが起き、基板に電
流が流れる。上記ソース電極１３は１例えばアドレス入
力バッファを構成するトランジスタのゲート電極に接続
されているが、上記Ｎ−ウェル領域１２が高い抵抗成分
を持つため上記サージは緩和され、上記トランジスタに
高電圧が印加されないように働く、上記ソース電極１３
又は及び上記Ｎ−ウェル領域１２からＰ−型基板１に流
れた電流により、上記Ｎ−ウェル領域１２とＰ−型基板
１と上記Ｎ−型半導体領域８とで構成されるＮＰＮ型寄
生バイポーラトランジスタのエミッタ・ベース電流が流
れ、当該トランジスタがＯＮＮ状上なる。このため上記
サージ電流は上記Ｎ−型半導体領域８の内側に形成され
たガードリング９を通じて電源端子Ｖ　ｃ　ｃへと流れ
る。またブレイクダウンにより基板に電流が流れ、基板
電位が急峻に上昇するが、上記電流はＮ＋型半導体領域
であるドレイン電極１４に順方向電流として流れる。

すなわち上記ガードリング９を通って電源端子■ｎ（１
へのサージの経路、及び上記ドレインｆｆ１ｔｉｉ４を
通って接地端子Ｖｓｓへのサージの経路が形成され、基
板電位の急峻な上昇を緩和する。また当該入力保護回路
にマイナスのサージが流入した場合には上記Ｎ−ウェル
領域１２の電位が低下し、隣接するクランプＭ　Ｉ　Ｓ
　Ｆ’　Ｅ　Ｔ　Ｑ　ｊのソース電極１３の電位を低下
させようとする。上記ソース電極１３はアドレス入力バ
ッファを構成するトランジスタのゲート電極に接続され
ているが、上記Ｎ−ウェル領域１２が高い抵抗成分を持
つため上記サージは緩和され、上記トランジスタに高電
圧が印加されないように働く。またこの時クランプＭＴ
ＳＦＥＴＱｉのゲート・ソース電圧がそのしきい値電圧
を越え、上記ＭＩＳＦＥＴＱｉがＯＮ状態となり、接地
端子Ｖ　ｓ　ｓよりの電流が流れ上記領域１３の電位低
下を補うため上記入力回路トランジスタのゲートは保護
される。また上記Ｎ−ウェル領域１２の電位が低下する
ため、上記領域１２直近のＰ−型基板１より順方向の電
流が上記領域１２に流入し、基板電位が急峻に低下する
。この基板電位低下により上記Ｐ−型基板１と上記Ｎ−
型半導体領域８との接合部においてブレイクダウンが起
きるため、上記ガードリング８を通じて電源端子■Ｃｃ
より電流が供給され、基板電位の急峻な低下を抑制する
。また上記Ｐ−型基板１とクランプＭＩＳＦＥＴのドレ
イン電極１４との接合部においてもブレイクダウンが起
き、基板電位の急峻な低下を補うよう接地端子Ｖ　ｓ　
ｓより電流が供給される。すなわち電源端子ＶＱＱ又は
及び接地端子Ｖｓｓへのサージの経路が形成され、基板
電位の急峻な低下を緩和する。

次に、第２図に示される入力保護回路の製造工程を第１
図（ａ）〜（ｆ）に基づいて説明する。

第１図（ａ）に示すように、Ｉ）型不純物を低濃度に拡
散させたＰ−型半導体基板１上の所要部分にＮ型不純物
を低濃度に拡散させてＮ−型半導体にて成るウェル領域
８及び１２を形成した後、酸化シリコンにて成る素子間
分離用絶縁膜１７、及びゲート酸化膜１６として働く酸
化シリコン膜を形成する。次に基板表面全体に多結晶シ
リコン及び酸化シリコンを順次堆積させ、エツチングに
て所要の形状を持つゲートｉ’！極１５とその上層の絶
縁膜１９を形成する。

次に第１図（ｂ）に示すように、基板主面上の所要位置
にＮ型不純物を高濃度に導入し、Ｎ十型半導体領域２０
、ソース領域】３、ドレイン電極１４、ガードリング９
を形成する。次に上記ゲート酸化膜１５、絶縁膜】９を
含む半６体基板上に酸化シリコン膜を堆積させた後に方
向性イオンエツチングをおこない、上記ゲート［ｐｉ４
１５、絶縁膜１９の側面にサイドウオールスペーサ２６
を形成する。次に上記基板主面上に酸化シリコンにて成
る絶縁膜３０を堆積させた後に、上記絶縁膜３０の、上
記Ｎ＋型半導体領域２０、ドレイン電極１４．及び上記
ゲート電極１５上の所要部分に、コンタクトホール３０
Ａ、Ｄ、Ｃをそれぞれ開口する。

次に、第２図に示される入力保護回路の製造工程を第１
図（ａ）〜（ｆ）に基づいて説明する。

第１図（ａ）に示すように、Ｐ型不純物を低濃度に拡散
させたＰ−型半導体基板上の所要部分にＮ型不純物を低
濃度に拡散させてＮ−型半導体にて成るウェル領域８及
び１２を形成した後、酸化シリコンにて成る素子間分離
用絶縁膜１７、及びゲート酸化膜１６として働く酸化シ
リコン膜を形成する。次に基板表面全体に多結晶シリコ
ン及び酸化シリコンを順次堆積させ、エツチングにて所
要の形状を持つゲート電極１５及び絶縁膜１９を形成す
る。

次に第１図（ｂ）に示すように、基板主面上の所要位置
にＮ型不純物を高濃度に導入し、Ｎ＋型半導体領域２０
、ソース領域１３、ドレイン電極１４、ガードリング９
を形成する。次に上記ゲート電極１５及び絶縁膜１９を
含む半導体基板上に酸化シリコンを堆積させた後に方向
性イオンエツチングをおこない、上記ゲート電極１５及
び絶縁［１９の側面にサイドウオールスペーサ２６を形
成する。次に上記基板主面上に酸化シリコンにて成る絶
縁膜３０を堆積させた後に、上記絶縁膜３０の、上記Ｎ
中型半導体領域２０、ドレイン電極１４、及び上記ゲー
ト電極１５上の所要部分に、コンタクトホール３０Ａ、
Ｄ、Ｃをそれぞれ開口する。

次に第１図（ｏ）に示すように、上記絶縁膜３０上層に
、例えば１００［入コ程度の厚さのモリブデンシリサイ
ド膜２４を堆積させ、次にその上に１例えば０．８［μ
ｍ］程度の厚さのアルミニウム膜２５を堆積させ、さら
にその上に、例えば６００［入］程度の厚さのシリコン
膜２６を堆積させる。このとき上記アルミニウム膜２５
中のシリコン濃度は殆どゼロとしておく。アルミニウム
中のシリコン濃度が低いと、コンタクトホール部におい
て突き抜けが発生し易い、これは半導体基板中のシリコ
ンが熱によってアルミニウム中に容出し、その結果上記
アルミニウムが半導体基板中に入り込む現象である。本
実施例において上記アルミニウム膜２５の下層に形成さ
れた上記モリブデンシリサイド膜２４は、上記アルミニ
ウム膜２５、及び上記Ｐ″′′型体栽板１に対し反応温
度が高いためバリヤメタルとして働き、上記突き抜は現
象を防止することができる。

次に第１図（ｄ）に示すように、上記アルミニウム膜２
５上層に、特に制限されないが、ポジタイプのレジスト
膜２７を堆積させ、エツチングにて除去すべきアルミニ
ウム膜２５の上層の上記レジスト膜２７のみを、例えば
紫外線にて選択的に露光させる。上記レジスト膜２７は
現像液に対して不容解性であるが、上記紫外線にて露光
されると溶解性へと分子構造が変化するものである。

上記アルミニウム膜２５は反射率が高いため、上記アル
ミニウム膜２５上に直接上記レジスト膜２７を堆積させ
ると、例えばソース電極１３直上部のように、上記アル
ミニウム膜が基板に対して９Ｄ、行または垂直でない部
分にて紫外線が斜め方向に反射してハレーションが発生
し１例えば上記Ｎ＋型半導体領域２０直上部のような、
本来露光されるべきでない部分のレジスト膜２７が不所
望に露光されてしまう。本実施例では上記アルミニウム
膜２５の上層に反射率の低いシリコン膜２６を堆積させ
ているため、上記斜め方向に反射する紫外線の光束も弱
くなる。上記レジスト膜２７は一定以上の光量、即ち光
束と時間の積が与えられないと溶解性に変化しないため
、上記レジスト膜２７が不所望に露光される所謂ハレー
ションの発生を防止することができる。

次に第１図（８）に示すように現像工程により、上記露
光されて溶解性となった部分のレジスト膜２７を選択的
に除去し、所望のパターンを形成する。上記所望のパタ
ーンに形成されたレジスト膜２７は、上記アルミニウム
膜２５をエツチングするときのマスクとなる。

次に第１図（ｆ）に示すように、上記アルミニウム膜２
５にエツチングをおこない、コンタクトホール３０Ａを
介して上記Ｎ１型半導体領域２０に接続されるとともに
一方の端がポンディングパッド１１となるアルミニウム
配線２１、及びコンタクトホール３０Ｂを介して上記ソ
ース電極１３に接続されるとともに入力回路に接続され
るアルミニウム配ＰＡ２３を形成する。次に上記半導体
集積回路装置内に形成された１−ランジスタのしきい値
電圧の安定化、及びアルミニウム配線と半導体基板との
導通の確実化のため、４００〜５００［℃］の熱により
水素アニールをおこなう。」１記水素アニールの熱によ
り上記ポンディングパッド１１、アルミニウム配線２１
．２３の表面に形成されていた上記シリコン膜２６は、
上記ポンディングパッドやアルミニウム配線の中に導入
され、上記ポンディングパッド１１宍面の反射率が回復
する。上記反射率が回復することにより、画像処理装置
による上記ポンディングパッドの検出が容易となる。本
実施例においては上記シリコン膜２６を除去するために
上記水素アニールの熱を利用しており、改めてシリコン
除去のための工程を設ける必要がなく、工程の簡略化と
作業時間の短縮を図ることができる。

上記シリコン膜２６が導入される以前の上記ポンディン
グパッド１１、及びアルミニウム配線２１．２３にはシ
リコンが殆ど含有されていないため、上記シリコン膜２
６が導入された後の上記ポンディングパッド１１、及び
アルミニウム配線２１．２３のシリコン濃度が過剰にな
ることもなく。

上記過剰となったシリコンの析出により上記ポンディン
グパッド１１、及びアルミニウム配線２１゜２３の抵抗
値が不所望に増加するという事態を防１卜することがで
きる。また、上記ポンディングパッド′１１、及びアル
ミニウム配線２１．２３中に導入されたシリコンは、上
記ポンディングパッド１１、及びアルミニウム配線２１
．２３のシリコン基板への突き抜けを防止するように働
く。上記モリブデンシリサイド膜２４のバリヤメタルと
しての働きとあいまって、上記ポンディングパッド１１
、及びアルミニウム配線２１．２３の突き抜は防止作用
は一層確実なものとなる。上記ポンディングパッド１１
、及びアルミニウム配線２１゜２３中のシリコン濃度は
上記シリコン膜２６の膜厚を加減することにより適宜コ
ントロールすることができる。

また上記ポンディングパッド１１、及びアルミニウム１
１．２３中に導入されたシリコンは、同じシリコンの周
囲に析出しようとする傾向がある。

このため、コンタクトホール３０Ａ−Ｄ内において接触
している上記Ｐ−型半導体基板】上に上記シリコンが不
所望に析出し、上記コンタクトホール部の抵抗値を不所
望に増大させる可能性があるが、上記ポンディングパッ
ド１１、及びアルミニウム２１．２３下面に形成された
上記モリブデンシリサイド膜２４中にシリコンが含有さ
れているため、上記ポンディングパッド１１、及びアル
ミニウム２１．２３中のシリコンがコンタクトホール部
のみに析出して、上記コンタクトホール部での抵抗値が
不所望に増大することを防止する。

上記実施例によれば、以下の作用効果を得るものである
。

（１）アルミニウム膜２５の上層に形成されたシリコン
膜２６は、上記アルミニウム膜２５よりも反射率が低い
ため、露光工程におけるハレーションを防止することが
できる。

（２）シリコン膜２６は、水素アニール工程における熱
によってアルミニウム膜２５の中に４人され、上記アル
ミニウム膜２５にて形成されるポンディングパッド１１
の反射率が回復するため、画像処理装置による上記ポン
ディングパッド１１の検出が容易となる。

（３）上記シリコン膜２６をアルミニウム膜２５中に導
入するために水素アニール工程における熱を利用するた
め、上記シリコン膜２６を除去する工程を改めて設ける
必要がなく、工程を簡略化できるとともに作業時間が短
縮できる。

（４）アルミニウム膜２５のシリコン含有量はほぼゼロ
であるため、上層のシリコン膜２６を導入した後に、上
記ポンディングパッド１１、及びアルミニウム配線２１
．２３のシリコン含有量が過ルミニウム配、ｌ１２１，
２３の抵抗値が不所望に増大することを防止することが
できる。

（５）アルミニウム膜２５の下層にはモリブデンシリサ
イドｌ］ｌ　２４が形成されているため、シリコン含有
量がほぼゼロである上記アルミニウム膜２５の、半導体
基板への突き抜けを防止することができる。

（６）アルミニウム膜２５の下層に形成されたモリブデ
ンシリサイド膜２４は、上記ポンディングパッド１１、
及びアルミニウム配線２１．２３中に導入されたシリコ
ンをその上層に析出させ得るため、上記シリコンがコン
タクトホール部のみに析出して抵抗値が不所望に高くな
る事態を防止することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。

例えば、本実施例では配線層は１層としたが、必ずしも
これに限定されるものではなく、２層以上の多層配線構
造とすることもできる。

また、本実施例ではアルミニウム膜の下層にはモリブデ
ンシリサイド膜を形成したが、必ずしもこれに限定され
るものではなく、チタニウムシリサイド膜やチタニウム
タングステン膜等のバリヤメタルを適宜採用することが
できる。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるｒ）ＲＡＭに適用
する場合について説明したが、本発明はそれに限定され
るものではなく、その他の半導体集積回路装置に広く利
用することができる。

本発明は少なくともアルミニウム配線層と上記アルミニ
ウム配線にて成るポンディングパッドを持つ条件のもの
に適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち配線層となるアルミニウム膜上層にシリコン膜
を堆積させることにより、上記アルミニウム膜表面の反
射率を低減させて露光工程におけるハレーションを防止
することができるという効果がある。

また、上記シリコンはアルミニウム配線形成後の工程に
て加わる熱によって上記アルミニウム配線中に導入され
るため、上記アルミニウム配線表面の反射率が回復し、
画像処理装置による検出が容易となるという効果がある
。また、上記シリコンを除去するための工程を設ける必
要がないため、工程数及び作業時間を短縮することがで
きるという効果がある。

また上記アルミニウム膜を、当該アルミニウム膜の半導
体基板への突き抜けを防止するには不充分な量のシリコ
ンを含有させて形成することにより、上記シリコンが尋
人された後の上記アルミニウム配線中のシリコン濃度が
過剰となることを防止することができるという効果があ
る。

また上記アルミニウム膜下層にバリヤメタル膜を堆積さ
せることにより、不充分な量のシリコンを含有させて形
成された上記アルミニウム膜の、上記半導体基板への突
き抜けを防止することができるという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明に係るアルミニウム配線
を適用した半導体集積回路装置の製造工程の一例を順次
示す縦断面図、 第２図は第１図に示す半導体集積回路装置の縦断面図で
ある。 １・・・Ｐ型半導体基板、１１・・・ポンディングパッ
ド、２１．２３・・・アルミニウム配線、２４・・・モ
リブデンシリサイド膜、２５・・・アルミニウム膜、２
６・・・シリコン膜、２７・・・レジスト膜。 第 図 （ｂ） 第 図 （ｆ） 第 図 （ｄ） 第 図

Claims (1)

1. 【特許請求の範囲】 １、フォトリソグラフィ技術を用いてアルミニウム配線
   を形成する半導体集積回路装置の製造方法において、上
   記アルミニウムの半導体基板への突き抜けを防止するた
   めのバリヤメタル膜を半導体基板主面上に堆積させる工
   程と、上記バリヤメタル膜上層にアルミニウム膜を堆積
   させる工程と、上記アルミニウム膜上にシリコン膜を堆
   積させる工程とを含む半導体集積回路装置の製造方法。 ２、上記バリヤメタル膜上層にアルミニウム膜を堆積さ
   せる工程において、上記アルミニウム膜中には、上記ア
   ルミニウムの上記半導体基板への突き抜けを防止するに
   は不充分な量のシリコンを含有させるようにした請求項
   １記載の半導体集積回路装置の製造方法。 ３、フォトリソグラフィ技術を用いて上記アルミニウム
   配線を形成した後に加えられる熱によって、上記シリコ
   ン膜を成すシリコンを上記アルミニウム配線中に導入し
   、上記アルミニウム配線表面には上記シリコン膜を存在
   させないようにする工程を含む請求項１記載の半導体集
   積回路装置の製造方法。