JPH02280321A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH02280321A JPH02280321A JP1100217A JP10021789A JPH02280321A JP H02280321 A JPH02280321 A JP H02280321A JP 1100217 A JP1100217 A JP 1100217A JP 10021789 A JP10021789 A JP 10021789A JP H02280321 A JPH02280321 A JP H02280321A
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- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子の製造方法に係り、特にゲート酸
化膜のチャージアップを回避する半導体素子の製造方法
に関するものである。
化膜のチャージアップを回避する半導体素子の製造方法
に関するものである。
（従来の技術）
近年、半導体素子の高密度化、高速化に伴い、半導体素
子の構成部品である容量やトランジスタのゲート酸化膜
の膜厚の薄膜化、或いは配線材料の薄膜化、配線幅の縮
小化が行われている。
子の構成部品である容量やトランジスタのゲート酸化膜
の膜厚の薄膜化、或いは配線材料の薄膜化、配線幅の縮
小化が行われている。
このような、高密度化、高速化、高機能化を達成するた
めには、様々の複雑な工程が必要とされる。
めには、様々の複雑な工程が必要とされる。
ここで、高密度化、高速化、高機能化が要求される代表
的なデバイスであるＤＲＡＭ（ＤＹＮＡ門ＩＣＲＡＮＤ
ＯＭＡＣＣＥＳＳ Ｍ［！ＭＯＲＹ）を例にとり、第２
図を用いて説明する。
的なデバイスであるＤＲＡＭ（ＤＹＮＡ門ＩＣＲＡＮＤ
ＯＭＡＣＣＥＳＳ Ｍ［！ＭＯＲＹ）を例にとり、第２
図を用いて説明する。
まず、Ｐ型シリコン基体１上にゲート酸化膜２を１５０
人成長させ、通常のホトリソグラフィー技術を用いてレ
ジストをパターニングし、これをマスクにシリコン基体
１に、Ｂ゛を８０ＫｅＶ Ｉ ＸＩＱ”１ＯＮＳ／ｄ、
Ａｓ’を６０にｅＶ Ｉ Ｘ １０” ｌ０ＮＳ／ ｃ
＋ａの条件で注入し、ポロンの高濃度領域３、砒素の高
濃度領域４を形成する。レジストを除去した後、ＣＶＤ
法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）によりゲート酸化膜２上にポリシリコン（多結
晶シリコン）５を２０００人成長する。ここで、拡ｉ！
ｌ！源としてＰＯＣｊ！ｚを用い、このポリシリコン５
にＰ（リン）を４×１０２６原子／ Ｃ＋ａドープする
。
人成長させ、通常のホトリソグラフィー技術を用いてレ
ジストをパターニングし、これをマスクにシリコン基体
１に、Ｂ゛を８０ＫｅＶ Ｉ ＸＩＱ”１ＯＮＳ／ｄ、
Ａｓ’を６０にｅＶ Ｉ Ｘ １０” ｌ０ＮＳ／ ｃ
＋ａの条件で注入し、ポロンの高濃度領域３、砒素の高
濃度領域４を形成する。レジストを除去した後、ＣＶＤ
法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）によりゲート酸化膜２上にポリシリコン（多結
晶シリコン）５を２０００人成長する。ここで、拡ｉ！
ｌ！源としてＰＯＣｊ！ｚを用い、このポリシリコン５
にＰ（リン）を４×１０２６原子／ Ｃ＋ａドープする
。
次に、通常のホトリソグラフィー、エツチング技術を用
いてポリシリコン５、ゲート酸化膜２を選択的にエツチ
ング除去する。この後、レジストを除去することにより
、第２図（ａ）のような形状を得る。
いてポリシリコン５、ゲート酸化膜２を選択的にエツチ
ング除去する。この後、レジストを除去することにより
、第２図（ａ）のような形状を得る。
続いて、ゲート酸化膜６を成長させ、必要があれば、通
常のホトリソグラフィー技術を用いて、トランジスタの
闇値（■ア）制御のための不純物注入を選択的に行い、
レジストを除去する。続いて、ＣＶＤ法によりポリシリ
コン７を３０００人成長した後、Ｐを４ ＸＩＯ”原子
／Ｃ−ドープする。
常のホトリソグラフィー技術を用いて、トランジスタの
闇値（■ア）制御のための不純物注入を選択的に行い、
レジストを除去する。続いて、ＣＶＤ法によりポリシリ
コン７を３０００人成長した後、Ｐを４ ＸＩＯ”原子
／Ｃ−ドープする。
この後、通常のホトリソグラフィー技術を用いてパター
ニングし、これをマスクにポリシリコン７、ゲート酸化
膜６を選択的にエツチング除去する。続いて、通常のホ
トリソグラフィー技術を用いてＮ−層８用のパターニン
グを行い、Ｐを４ＱＫｅＶＩ ＸＩＯ”ｌ０ＮＳ／ｃｄ
の条件で注入する。更に、レジストを除去して、第２図
（ｂ）のような形状を得る。
ニングし、これをマスクにポリシリコン７、ゲート酸化
膜６を選択的にエツチング除去する。続いて、通常のホ
トリソグラフィー技術を用いてＮ−層８用のパターニン
グを行い、Ｐを４ＱＫｅＶＩ ＸＩＯ”ｌ０ＮＳ／ｃｄ
の条件で注入する。更に、レジストを除去して、第２図
（ｂ）のような形状を得る。
次に、ＰＳＧ（Ｐｈｏｓｐｏ ５ｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜を４０００人成長した後、ＲＩＥ（Ｒｅａｃ
ｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）により異方性エン
チングを行い、サイドウオール９を形成する。更に、通
常の十トリソゲラフイーを用い、Ｎ゛層１０用のへＳイ
オンを５０ＫｅＶ ５ ＸＩＯ”ＴＯＮＳ／ｃｄの条件
で注入してレジストを除去し、第２図（ｃ）のような形
状を得る。
ａｓｓ）膜を４０００人成長した後、ＲＩＥ（Ｒｅａｃ
ｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）により異方性エン
チングを行い、サイドウオール９を形成する。更に、通
常の十トリソゲラフイーを用い、Ｎ゛層１０用のへＳイ
オンを５０ＫｅＶ ５ ＸＩＯ”ＴＯＮＳ／ｃｄの条件
で注入してレジストを除去し、第２図（ｃ）のような形
状を得る。
次いで、層間膜用のＰＳＧ膜１１を６０００人成長し、
通常のホトリソグラフィー、エツチング技術を用い、コ
ンタクト窓１２を形成する。更に、通常のホトリソグラ
フィーを用いてパターニングを行い、コンタクトイオン
注入をＰを５ Ｘ１０’５！ＯＮＳ／ｃ艷４０ＫｅＶの
条件で行い層１３を形成し、その後レジストを除去し、
第２図（ｄ）のような形状を得る。
通常のホトリソグラフィー、エツチング技術を用い、コ
ンタクト窓１２を形成する。更に、通常のホトリソグラ
フィーを用いてパターニングを行い、コンタクトイオン
注入をＰを５ Ｘ１０’５！ＯＮＳ／ｃ艷４０ＫｅＶの
条件で行い層１３を形成し、その後レジストを除去し、
第２図（ｄ）のような形状を得る。
次に、八ｆ１４を蒸着し、通常のホトリソグラフィー、
工、チング技術を用いて選択的にエツチング除去した後
、レジストを除去する。続いて、プラズマＣＶＤ法によ
り、バンシヘーション膜１５を成長させる。
工、チング技術を用いて選択的にエツチング除去した後
、レジストを除去する。続いて、プラズマＣＶＤ法によ
り、バンシヘーション膜１５を成長させる。
更に、通常のホトリソグラフィー、エツチング技術を用
い、配線引出用或いは冗長救済用ヒユーズの窓１６を開
けた後、レジストを除去し、第２図（ｅ）のような形状
を得る。
い、配線引出用或いは冗長救済用ヒユーズの窓１６を開
けた後、レジストを除去し、第２図（ｅ）のような形状
を得る。
第３図は従来の半導体素子の部分平面図であり、第３図
（ａ）では、その半導体素子のチップがグリッドライン
２１（斜線部分）で囲まれている。この一部を拡大した
のが、第３図（ｂ）であり、アルミパッド２２が破線で
囲まれる内部回路２３に接続されている。
（ａ）では、その半導体素子のチップがグリッドライン
２１（斜線部分）で囲まれている。この一部を拡大した
のが、第３図（ｂ）であり、アルミパッド２２が破線で
囲まれる内部回路２３に接続されている。
（発明が解決しようとする課題）
しかしながら、前述したように、第２図（ａ）〜（ｅ）
の工程において、イオン注入、プラズマエツチング、レ
ジスト除去（プラズマエツチング）等を幾度も経ること
により、薄いゲート絶縁膜２゜６はチャージアンプによ
るダメージを受け、絶縁破壊に至る。
の工程において、イオン注入、プラズマエツチング、レ
ジスト除去（プラズマエツチング）等を幾度も経ること
により、薄いゲート絶縁膜２゜６はチャージアンプによ
るダメージを受け、絶縁破壊に至る。
この現象は、工程の回数を重ねる程顕著であり、特にｉ
ホトリソグラフィー、エツチング工程では、配線引出口
となるＡ２のパッド部分〔第２図（ｅ）の窓１６或いは
第３図（ｂ）のアルミパッド２２）の面積が大きいため
に、これがアンテナの役目をして電流を集め易くなり、
ゲート絶縁膜２．６を破壊する〔［ドライエンチング時
のチャージアップとゲート酸化膜破壊Ｊ Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ Ｗｏｒｌｄ１９８７、１１参照〕。
ホトリソグラフィー、エツチング工程では、配線引出口
となるＡ２のパッド部分〔第２図（ｅ）の窓１６或いは
第３図（ｂ）のアルミパッド２２）の面積が大きいため
に、これがアンテナの役目をして電流を集め易くなり、
ゲート絶縁膜２．６を破壊する〔［ドライエンチング時
のチャージアップとゲート酸化膜破壊Ｊ Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ Ｗｏｒｌｄ１９８７、１１参照〕。
この現象がひどい時には、絶縁膜破壊ばかりでなく、Ａ
ｌ配線が溶断することもある。
ｌ配線が溶断することもある。
また゛、次工程のバノシヘーンヨン、ホトリソグラフィ
ー、エツチング或いはレジスト除去でも同様である。
ー、エツチング或いはレジスト除去でも同様である。
本発明は、以上述べたＡＩ！、パノシヘーション工程で
のチャージアップによるゲート酸化膜、Ａｌ配線の破壊
をなくし、歩留まりと、信頼性の向上を図り得る半導体
素子の製造方法を提供することを目的とする。
のチャージアップによるゲート酸化膜、Ａｌ配線の破壊
をなくし、歩留まりと、信頼性の向上を図り得る半導体
素子の製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記目的を達成するために、半導体素子の製
造方法において、シリコン基板上に千ノブを形成した後
、グリッドラインを跨いでＡ１配線を形成し、Ａｌ配線
からシリコン基板へ通じる電流経路を設け、シリコン基
板上のチップを１つ１つにスクライブする時に、この電
流経路を切断するようにしたものである。
造方法において、シリコン基板上に千ノブを形成した後
、グリッドラインを跨いでＡ１配線を形成し、Ａｌ配線
からシリコン基板へ通じる電流経路を設け、シリコン基
板上のチップを１つ１つにスクライブする時に、この電
流経路を切断するようにしたものである。
（作用）
本発明によれば、上記のように、Ａｌ配線をパターニン
グする際に、へｌ配線の一部が直接或いはポリシリコン
等の導体を通じてシリコン基板へ通じる電流経路を設け
るようにしたので、従来のようにＡ２配線やパッシヘー
ションエソチング或いはレジストを除去する際の電流経
路がないことによって生じるゲート酸化膜の劣化、破壊
を防止することができる。
グする際に、へｌ配線の一部が直接或いはポリシリコン
等の導体を通じてシリコン基板へ通じる電流経路を設け
るようにしたので、従来のようにＡ２配線やパッシヘー
ションエソチング或いはレジストを除去する際の電流経
路がないことによって生じるゲート酸化膜の劣化、破壊
を防止することができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体素子の製造方法の
説明図であり、第１図（ａ）はその半導体素子の配線パ
ターンを示す平面圀、第１図（ｂ）は第１図（ａ）のＡ
−Ａ線断面図、第１図（ｃ）はその半導体素子のクライ
ビング状態を示す断面図であまず、チップは第２図にお
ける説明と同様に製造される。つまり、第２図（ａ）〜
（ｄ）の工程を施す。
説明図であり、第１図（ａ）はその半導体素子の配線パ
ターンを示す平面圀、第１図（ｂ）は第１図（ａ）のＡ
−Ａ線断面図、第１図（ｃ）はその半導体素子のクライ
ビング状態を示す断面図であまず、チップは第２図にお
ける説明と同様に製造される。つまり、第２図（ａ）〜
（ｄ）の工程を施す。
次に、第１図（ａ）に示すように、Ａｌ配線のパターニ
ングを行う工程で、Ａ１配線３２がグリッドライン３１
上にも存在するように、ホトリソグラフィー、エツチン
グ技術を施す。
ングを行う工程で、Ａ１配線３２がグリッドライン３１
上にも存在するように、ホトリソグラフィー、エツチン
グ技術を施す。
このＡｌ配線３２は、第１図（ａ）に示すように、半導
体素子のワイヤポンディング用のバンドから単一でグリ
ッドライン３１へ、或いは複数のパッドを連結してグリ
ッドライン３１上へパターニングする。なお、ここでは
、パターニングのないパッドがあってもよい。
体素子のワイヤポンディング用のバンドから単一でグリ
ッドライン３１へ、或いは複数のパッドを連結してグリ
ッドライン３１上へパターニングする。なお、ここでは
、パターニングのないパッドがあってもよい。
また、この実施例では、パッドより配線を引き出してい
るが、第１図（ａ）のパッドからつながる内部回路３３
の配線パターンよりグリッドライン３１へ引き出すこと
も可能である。
るが、第１図（ａ）のパッドからつながる内部回路３３
の配線パターンよりグリッドライン３１へ引き出すこと
も可能である。
なお、Ａｌ配線３２を成長させる前に、グリッドライン
３１上のシリコン基板３５が一部露出するように、コン
タクトを形成する必要がある。
３１上のシリコン基板３５が一部露出するように、コン
タクトを形成する必要がある。
この実施例では、Ａ１配線３２を直接シリコン基板３５
に接続しているが、ポリシリコン等を介して接続するよ
うにしてもよい。
に接続しているが、ポリシリコン等を介して接続するよ
うにしてもよい。
このように構成することにより、＾２エツチング、レジ
スト除去、バンシベーションエノチングのプラズマ処理
中に発生する電荷は、Ａｌ配線３２からシリコン基板３
５へ形成された電流経路に流れるので、チャージアップ
することはない。
スト除去、バンシベーションエノチングのプラズマ処理
中に発生する電荷は、Ａｌ配線３２からシリコン基板３
５へ形成された電流経路に流れるので、チャージアップ
することはない。
そして、第１図（ｃ）に示すように、グリッドライン３
１を切断することにより、Ａｌ配線３２とシリコン基板
３５は電気的に切断分離され、分即された各チップにお
いてＡｊ２配線３２は何ら問題となることはない。なお
、第１図（ｂ） 、 （ｃ）において、３４はバンシベ
ーシジン膜である。
１を切断することにより、Ａｌ配線３２とシリコン基板
３５は電気的に切断分離され、分即された各チップにお
いてＡｊ２配線３２は何ら問題となることはない。なお
、第１図（ｂ） 、 （ｃ）において、３４はバンシベ
ーシジン膜である。
また、この実施例ではＡｌを例にとって説明したが、Ａ
Ｑ −Ｓｉ、 Ａ Ｐ、−５ｉ−Ｃｕ、 Ｐｏ１ｙＳ
ｔ、或いはこれらの配線にＴｉＮ等を組み合わせた複合
膜等の配線材料を用いても同様に構成することができる
。
Ｑ −Ｓｉ、 Ａ Ｐ、−５ｉ−Ｃｕ、 Ｐｏ１ｙＳ
ｔ、或いはこれらの配線にＴｉＮ等を組み合わせた複合
膜等の配線材料を用いても同様に構成することができる
。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、Ａｌ配
線をパターニングする際に、Ａｌ配線の一部が直接、或
いはポリシリコン等の導体を通してシリコン基板へ通じ
る電流経路を設けるようにしたので、従来のようにＡ２
配線やパソシベーションエソチング或いはレジストを除
去する際のＴＬ流経路が形成されないので、チャージア
ップによるゲート酸化膜の劣化、破壊を回避することが
でき、半導体素子の歩留まり及び信頼性の向上を図るこ
とができる。
線をパターニングする際に、Ａｌ配線の一部が直接、或
いはポリシリコン等の導体を通してシリコン基板へ通じ
る電流経路を設けるようにしたので、従来のようにＡ２
配線やパソシベーションエソチング或いはレジストを除
去する際のＴＬ流経路が形成されないので、チャージア
ップによるゲート酸化膜の劣化、破壊を回避することが
でき、半導体素子の歩留まり及び信頼性の向上を図るこ
とができる。
第１図は本発明の実施例を示す半導体素子の製造方法の
説明図、第２図は従来の半導体素子の製造工程図、第３
図は従来の半導体素子の部分平面図である。 ３１・・・グリッドライン、３２・・・Ａｌ配線、３３
・・・内部回路、３４・・・パッシベーション膜、３５
・・・シリコン基板。
説明図、第２図は従来の半導体素子の製造工程図、第３
図は従来の半導体素子の部分平面図である。 ３１・・・グリッドライン、３２・・・Ａｌ配線、３３
・・・内部回路、３４・・・パッシベーション膜、３５
・・・シリコン基板。
Claims (1)
- 【特許請求の範囲】 （ａ）シリコン基板上にチップを形成する工程と、（ｂ
）配線材料の一部をシリコン基板の露出部に接続すると
ともに、グリッドラインを跨いで配線パターンを形成し
、該配線パターンによりシリコン基板へ通じる電流経路
を形成する工程と、 （ｃ）シリコン基板上のチップをスクライブする工程と
を施すことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021789A JP2618479B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021789A JP2618479B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280321A true JPH02280321A (ja) | 1990-11-16 |
| JP2618479B2 JP2618479B2 (ja) | 1997-06-11 |
Family
ID=14268135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021789A Expired - Fee Related JP2618479B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618479B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218832A (ja) * | 2007-03-06 | 2008-09-18 | Olympus Corp | 半導体装置の製造方法、及び、半導体装置 |
-
1989
- 1989-04-21 JP JP10021789A patent/JP2618479B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218832A (ja) * | 2007-03-06 | 2008-09-18 | Olympus Corp | 半導体装置の製造方法、及び、半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2618479B2 (ja) | 1997-06-11 |
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