JPH02250431A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

ｆ産業上の利用分野］ この発明はディジタル信号記録再生装置等において、デ
ィジタル信号からこれと同期したクロック信号を得る（
位相ロックループ回路（以下、ｒＰＬＬ回路」という）
に関する。 〔従来の技術］ 従来、この種のクロック信号発生装置として、第２図に
示すＰ　Ｌ　ｌ、回路が一般に使用されてきた。 同図において、　（＋）は位相比較回路、（２）は電圧
制御発振回路で、位相比較回路（１）においてビット周
波数ｆｂのデジタル入力信号へと、発振回路（２）の出
力クロック信号Ｃどの位相差を検出し、その位相差に応
じた信号Ｂで電圧制御発振回路（２）の出力周波数およ
び位相を制御し、電圧制御発振回路（２）から入力デジ
タル信号Ａに同期したクロック信号Ｃを得ていた。 この第２図に示されたｒ’　Ｌ　Ｌ回路は、第３図に示
すような動作特性を有している。第３図は入力信号λの
ビット伝送速度、即ちビット周波数ｆｂを変化させた場
合の位相差信号Ｂの変化を示したものて、ピット周波数
ｆｂを十分低いところから徐々に高くしていくと、当初
はクロック信号Ｃはデジタル信号Ａと同期せずに発振中
心周波数ｆｏなるクロック信号となっている。ひき続き
ｆｂを徐々に高くしていくと、ｂ２においてクロック信
号はデジタル信号Ａと同期し、クロック信号Ｃの周波数
ｆｃはｆｂと同一ζなる。さらにｆｂを高くしていくと
ｂ４においてクロック信号Ｃとデジタル信号Ａとの同期
は外れ、ｆｃ＝ｆｏとなる。逆にｆｂを十分高いところ
から下降させていくと、ｂ３において両信号は同期し、
ｂｌににて同期が外れる。

【発明が解決しようとする課題】

以上のようなＰＬＬ回路をデジタル信号のクロック信号
発生装置として使用した場合、次のようない（つかの問
題点があった。 まず第１に入力信号Ａがデジタル信号であるため、デジ
タル信号の反転間隔がビット周波数ｆｂ、クロック周波
数ｆｃより相当少ない。（デジタル信号が１０１０１０
・・・とビット毎に反転する場合が最高で、このときの
周波数がｆｂに等しい）ため、入力デジタル信号Ａ中に
含まれるクロック信号と位相比較される情報が少ない、
そのために電圧制御発振回路（２）に１分安定度の高い
ものを使用しないと誤制御を生じたり、同期外れを起こ
す頻度が人となる。 第２に、電圧−制御発振回路（２）が温度変化等によっ
て特性変化を生ずると、第３図に示した特性も左右にず
れ、ある温度では同期が得られた入力デジタル信号へに
対しても、温度が変化すると同期が得られないような場
合もある。 第３に、上記のように入力デジタル信号Ａの反転間隔が
長くても同期外れが生じず、かつ温度変化に対しても特
性を変化させないためには安定度の高い電圧制御発振回
路を用いる必要があるが、このように安定度の高い電圧
制御発振回路では、第３図に示した同期化可能な周波数
範囲、即ちキャプチャレンジ（Ｃａｐｔｕｒｅ　　Ｒａ
ｎｇｅ）が広くとれず、これを広くとるように設計すれ
ば安定度の高い回路は得られないといった欠点を有して
いた。 この発明は、上記のような問題点を解決するためになさ
れたもので、比較的安定な可変周波数発振回路を用いて
キャプチャレンジが比較的狭くなっても容易にデジタル
信号に同期したクロックが得られるＰＬＬ回路を得るこ
とを目的する。 〔課題を解決するための手段］ この発明に係るＰ　Ｌ　Ｌ回路は無信号区間内において
自動的に周波数補正動作を行なうＰＬＬ回路であって、
入力されたディジタル信号に同期したクロックを出力す
る可変周波数発生手段と、上記クロックの周波数ｆｃと
Ｆ記ディジタル信号のビット周波数ｆｂとの周波数差を
検出する周波数差検出手段と、この周波数差検出結果を
積分する積分１段と、この積分結果を周波数制御用信号
に変換して上記可変周波数発生手段の周波数制御信号に
加算する周波数制御信号印加手段とを備えたものである
。

【作用】

可変周波数発生手段は、入力ディジタル信号と出力クロ
ックとの位相差を検出し、この位相差がＯとなるような
周波数制御信号を発生して入力ディジタル信号に同期し
たクロックを出力する。周波数差検出１段は、出力クロ
ックの周波数ｆｃと、基準信号の周波数［、との周波数
差を検出する。積分手段は、検出された周波数差を積分
する。周波数制御用信号加算手段は、積分結果を周波数
信号に変換して上記可変周波数発生手段の周波数制御信
号に加算する。この結果、入力デイジタル信−号のビッ
ト周波数ｆｂが低くなっても同期外れが生じることがな
いので、可変周波数発生手段に安定度が高く、キャプチ
ャレンジの狭いｕ１変周波数発振回路を適用することが
できる。 〔発明の実施例〕 以Ｆこの発明の−・実施例を図について説明する。 第１図は、この実施例のブロック回路図である。図にお
いて、　（３）はアナログコンパレータで、位相比較器
（１）の出力信号と、後述する周波数制御用信号印加手
段（２０）の出力信号とが、外付回路（１７）を介して
入力され、その出力信号が電圧制御発振回路（２）に入
力される。（１８）は周波数差検出回路で、カウンタ（
４）とｌ／Ｎ分周回路（６）で構成され、カウンタ（４
）はロード値ｍがロードされ、電圧制御発振器（２）の
出力クロック化づＣを所定数′カウントする。ｌ／Ｎ分
周回路（６）は、入力された周波数ｆｉｌの第１の基準
信号ＳｔのＮ周期ごとにカウンタ（４）にロード信号り
を出力するとともに、後述するシフトレジスタ（８）に
、カウンタ（４）のカウント値Ｅをロードする信号を出
力する。（１９）は積分回路で、シフトレジスタ（８１
、１ビツトフルアダ（９）、キャリーラッチ（２１）お
よびシフトレジスタ（１０）で構成され、シフトレジス
タ（８）はパラレルデータとして入力されたカウント値
ＥをシリアルデータＦに変換して１ビツトフルアダ（９
）のＢ入力に入力し。 １ビツトフルアダ（９）のキャリー出力Ｇはキャリーラ
ッチ（２目に一度ラッチされ、キャリーラッチ（２１）
の出力Ｈは１ビツトフルアダ（９）のキャリー入力Ｃｉ
に入力され、加算出力ｌはシフトレジスタ（ｌＯ）に入
力されて蓄えられるとともに、その値ｊは１ビツトフル
アダ（９）の八入力に入力される。この結果、カウンタ
（４）からシフトレジスタ（８）にロードされたカウン
ト値［吃と、それより前にシフトレジスタ（１０）に蓄
えられていたデータと、１つ曲の加算において生じたキ
ャリーラッチ（２１）の出力■とが加算され、加算結果
Ｋがラッチ（１１）に出力される。このように、加算手
段（１９）は、カウント値Ｅの積分動作が行なわれる。 （２０）は周波数制御用信号印加手段で、ラッチ（Ｉ　
Ｉ）　、コンパレータ（１２）およびカウンタ（１３）
で構成され、カウンタ（１３）は第２の基９４４号Ｓ２
を所定数カウント動作を行う自走カウンタで、そのカウ
ント値Ｍはコンパレータ（１２）に入力され、ラッチ（
１１）から入力される出力値りとの大小が比較され、こ
の大小比較結果Ｎは外付回路（８）に入力されて位相比
較回路（１）の出力と抵抗加算され、アナログコンパレ
ータ（３）を介して電圧制御発振回路（２）に制御信号
として印加される。 次に動作について説明する。カウンタ（４）のロード値
ｍは、第１の基準信号Ｓｌのｌ／Ｎ分周信号りの周波数
ｆ、と、入力ディジタル信号へのビット周波数ｆｂの１
　／　ｍの周波数ｆｍがほぼ等しくなる様に設定される
。 但し、ロード値ｍには２補数表現であら゛わされる正負
の数等の様な土Ｏ１または所定の定数Ｑを基準として示
される値を用いて出力クロックＣにてカウンタ（４）を
ｍカウントさせたときのカウント値Ｅの値が±０、また
はＱとなるように決める。ここでピット周波数「ｂと出
力クロックＣの周波数ｆｃが等しいとき、ｌ／Ｎ分周回
路（６）をカウンタで構成すれば、第１の基準信号Ｓ１
をＮカウント計数した時点と、カウント値Ｅの値が±０
、またはＱとなった時点とが一致する。このように周波
数差検出回路（１８）を構成すれば、ピット周波数ｆｂ
のｌ　／　ｍの周波数ｆｍと、出力クロックＣの周波数
ｆｃと、第１の基準信号Ｓ１の１／Ｎの周波数ｆ、がと
もに等しいとき、シフトレジスタ（８）にロードされる
カウンタ（４）のカウント値Ｅは、±０、またはＱとな
る。したがって、カウント値Ｅが±０、またはＱ以外の
ときは、ｆｓ−ｆｍ＃ｆＨ−ｆｍｃ　（ｆｍｃ　：出力
クロックＣｌｊｔｍ分周したときの周波数）の関係とな
り、入力ディジタル信号Ａのビット周波数ｆｂと出力ク
ロックＣの周波数「Ｃとの差を検出することができる。 また、このときカウント値Ｅが、Ｅく０、またはＥ’、
　＜　Ｑのときは、ｆｂ＞ｆｃであり、カウント値Ｅが
１；：　＞　０　、またはＩＦ、　＞　Ｑのときはｆ　
ｂ＜　ｆ　ｃである。 さらに、積分回路（１９）は、ｆｂ＞ｆｃ、またはｆｂ
＜ｆｃとなったときの周波数差を、カウント値Ｅの値と
して入力し、積分する動作を行なう。 この積分回路（＋９）はカウント値Ｅを加算する回数を
Ｐ回とすれば、１回の加算結果が発生する周期は、Ｐ／
ｆ、であり、低域強調形のフィルタとして動作する。こ
のＰ／ｆ、毎に加算結果Ｋをラッチ（１１）にラッチし
、ラッチデータ［、をカウンタ等で所定数カウントし、
その出力をＰＷＭ化して出力した場合は、周期Ｐ／ｆＮ
毎に電圧制御発振回路（３）の周波数制御が行なわれる
ことになる。したがって、ｆｂ＝ｆｃとなるように制御
されるための収束時間は、Ｐ／ｆ、の１倍となる。 この収束時間の遅延を補正するのが、カウンタ（１３）
とコンパレータ（１２）で構成された周波数制御用信号
印加手段（２０）であって、−次のノイズシェーバと同
等の動作を行なう部分である。以下この部分の動作につ
いて説明する。 第２の基準信号Ｓ、の周波数ｆＡを、ｆｂ＞ｆ　ａ　＞
　ｒ　Ｎとなるように、ｆＨより高めに設定しておき、
ＳカウントしたときにＯにもどる自走カウンタな用いた
カウンタ（１３）のカウント値Ｍと、ラッチ（１１）の
出力りの大小判定をコンパレータ（１２）で行ない、コ
ンパレータ（１２）の出力ＮをＡ〉Ｂのとき“１１”　
Ａ≦Ｂのとき“Ｌ”となる。クロックとして出力するよ
うに構成すると、出力Ｎが“１１“または“Ｌ”に変化
する最大反転間隔は５ｌｆＡ最小反転間隔は１／ｆＡと
なる。 したがって、Ｓ／ｆＡ　＜Ｐ／ｆ、４となるように第２
の基準信号Ｓ８の周波数ｆＡと、カウンタ（１３）の最
大カウント値Ｓを設定すると、電圧制御発振回路（３）
は、Ｐ　／　ｆ　ＮのＲ倍よりはやくｆ　ｂ＝　ｆ　ｃ
となるように収束し、シフトレジスタ（８）　　　（１
０）および１ビツトフルアダ（９）からなる加算回路（
１９）によるｆｉ量子化ノイズを低減し、電圧制御発振
回路（３）を制御する間隔を短縮することができる。 以上のようにして電圧；−制御発振回路（３）は出力ク
ロックＣの周波数ｒｃと入力ディジタル信号へのビット
周波数ｆｂがｆｂ＝ｒｃとなるように制御されるので、
無信号区間内で一度周波数制御を行なえば位相比較回路
（１）により容易に位相同期がかかるようになる。 なお、に記実施例では、電圧制御発振回路（３）を用い
たが、外付回路（＋？）の構成によっては他の０■変周
波数発振回路を用いることもできる。また、出力クロッ
クＣをロード値ｍによりｍ分周するカウンタ（４）と、
第１の基準信号Ｓ１をｌ／Ｎする分周回路（６）を用い
て周波数差を検出する周波数差検出回路（１８）を構成
したが、ディジタル信号のビット周波数ｒｂと、第１の
基準信号Ｓ。 の周波数ｆ、の最小公倍数Ｘ、Ｙを求め、それぞれＸカ
ウント、Ｙカウントするカウンタな用いて１／Ｎ分周回
路（６）とカウンタ（４）とを構成し、双方の周波数差
Ｚを検出するようにしても良い。 また、上記実施例では、積分回路（１９）はシフトレジ
スタを用いたシリアル演算回路を示したが。 演算の高速化を図るために、並列加算器およびラッチか
らなるパラレル演算回路で構成しても良い。 また１、Ｆ記実施例では、積分回路（１９）を周波数差
Ｚをディジタル的に積分する回路例を示したが、アナロ
グの完全積分形フィルタ、および低域強調形フィルタを
用いた構成としても同波数差Ｚをディジタル的に検出し
た際の量子化ノイズを除去することができる。さらに、
上記実施例では１周波数制御信号印加手段（２０）を、
カウンタ（１３）の出力Ｍと、ラッチ（１１）の出力り
の大小判定をコンパレータ（１２）により行うことで演
算ノイズを低減する構成としたものを示したが、通常の
△−Σ変換回路で構成されるノイズシェーバを用いても
よい。 〔発明の効果〕 以上のように、この発明によれば、無信号区間内におい
て自動的に周波数補ＩＥ動作を行なうＰ　Ｌ　１回路で
あって、入力されるディジタル信号に同期したクロック
を可変周波数発生手段で発生し、このクロックの周波数
「Ｃと、上記ディジタル信号のビット周波数「ｂとの周
波数差を検出して積分し、この積分結果を周波数制御用
信号に変換して］−記６■変周波散発’を手段の周波数
制御信号に加算するように構成したｌ）　Ｌ、　シ回路
であるから、キャプチャレンジが比較的に狭く、比較的
に安定な可変周波発振回路を用いたディジタル信号を入
力とするｐ　１．　ｔ、回路を得ることができる効果が
ある。

【図面の簡単な説明】 第１図はこの発明の一実施例のＩ）　１．、１回路の構
成を示すブロック回路図、第２図は従来のＰ　１．、　
’Ｌ回路の構成を示すブロック回路図、第３図はこの従
来例の動作特性図である。 ＋１）−・・位相比較回路、　（２）・・・電圧制御発
振回路、　（３）・・・アナログコンパレータ、　（１
？）・・・外付回路、（１８）・・・周波数差検出回路
、　＋１９１−積分回路。 （２０）−周波数制御用信号印加手段。 なお、 各図中、 同一符号は同一、 または相当部 分を示す。

Claims (1)

【特許請求の範囲】
1. （１）無信号区間内において自動的に周波数補正動作を
   行なうＰＬＬ回路であつて、入力されるディジタル信号
   に同期したクロックを発生する可変周波数発生手段と、
   上記クロックの周波数 ｆｃと、上記入力ディジタル信号のビット周波数ｆｂと
   の周波数差を検出する周波数差検出手段と、この検出さ
   れた周波数差を積分する積分手段と、この積分手段の積
   分結果を周波数制御用信号に変換して上記可変周波数発
   生手段の周波数制御信号に加算する周波数制御信号印加
   手段とを備えたことを特徴とするＰＬＬ回路。