JPH02252041A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPH02252041A JPH02252041A JP1072661A JP7266189A JPH02252041A JP H02252041 A JPH02252041 A JP H02252041A JP 1072661 A JP1072661 A JP 1072661A JP 7266189 A JP7266189 A JP 7266189A JP H02252041 A JPH02252041 A JP H02252041A
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- JP
- Japan
- Prior art keywords
- circuit
- memory
- data
- cpu
- signal
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- Pending
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- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＰＵの動作に一時的なエラーが発生した
場合においても、誤ったデータをメモリに舎き込むこと
を防止するメモリ保護回路に関するものである。
場合においても、誤ったデータをメモリに舎き込むこと
を防止するメモリ保護回路に関するものである。
第３図は従来のメモリ保護回路を示す図であシ（１ａ）
は主系のＯＰ Ｕ、 （１ｂ）は従系のｃｐσ。
は主系のＯＰ Ｕ、 （１ｂ）は従系のｃｐσ。
（２）はＣＰＵ（１ａ）とＣＰＵ（１ｂ）をクロック同
期で動作させる同期制御回路、 （３ａ） （３ｂ）
はＣＰＵ（１ａ） （１ｂ）から出力されるアドレス、
（４ａ）（４ｂ）はｃ ｐ Ｕ （１ａ） （ｔｂ
）から出力されるデータ、（５）はＣ！ Ｐ Ｕ （１
ａ）から出力されるメモリへのライト信号、（６）は書
き込み可能なメモリ、（７１はアドレス（５ａ）と（３
ｂ）及びデータ（４ａ）と（４ｂ）の値をライト信号（
５）のタイミングで比較する比較回路、（８）は比較回
路（７１の結果を示すエラー信号。
期で動作させる同期制御回路、 （３ａ） （３ｂ）
はＣＰＵ（１ａ） （１ｂ）から出力されるアドレス、
（４ａ）（４ｂ）はｃ ｐ Ｕ （１ａ） （ｔｂ
）から出力されるデータ、（５）はＣ！ Ｐ Ｕ （１
ａ）から出力されるメモリへのライト信号、（６）は書
き込み可能なメモリ、（７１はアドレス（５ａ）と（３
ｂ）及びデータ（４ａ）と（４ｂ）の値をライト信号（
５）のタイミングで比較する比較回路、（８）は比較回
路（７１の結果を示すエラー信号。
（９１はエラー信号（８）を検出する故障検出回路、
Ｑ（Ｉはｃｐσ停上借上信号る。なお、メモリ（６）へ
はｃｐσ（１ａ）のアドレス（３ａ） 、 データ（
４ａ）及びうイト信号（５）のみが接続されている。
Ｑ（Ｉはｃｐσ停上借上信号る。なお、メモリ（６）へ
はｃｐσ（１ａ）のアドレス（３ａ） 、 データ（
４ａ）及びうイト信号（５）のみが接続されている。
第４図は第３図の主要信号の動作タイミングを示す図で
ある。
ある。
次に動作について説明する。
ＣＰ Ｕ（１ａ）とＣＰＵ（１ｂ）は同期制御回路（２
）から出力されるクロック等の制御信号に同期した形で
並列処理を行っている。
）から出力されるクロック等の制御信号に同期した形で
並列処理を行っている。
メモリ（６）へのデータ書き込み処理が発生するとｃ
ｐ ａ （１ａ） （ｔｂ）は、それぞれ第４図に示す
タイミングでアドレス（５ａ） （３ｂ） 、 デー
タ（４ａ）（４ｂ）及びライト信号（５）を出力する。
ｐ ａ （１ａ） （ｔｂ）は、それぞれ第４図に示す
タイミングでアドレス（５ａ） （３ｂ） 、 デー
タ（４ａ）（４ｂ）及びライト信号（５）を出力する。
アドレス（Ｓａ）と（３ｂ） 、 データ（４ａ）と
（４ｂ）はＴ１の時間幅で比較回路（７）によって同一
値か否かを比較され、その結果はｔｏ及びｔｌのタイミ
ングでエラー信号（８）として出力される。第４図のエ
ラー信号ｔａ＋ｈｔｏの時エラーの発生がなく、ｔｌの
時エラーを発生した状況を示している〇エラー信号（８
）がエラーなし、すなわちｔＱＯ時は、メモ１月６）に
データ（４ａ）がライト信号（５）Ｋよって書き込まれ
処理は続行される。エラー信号（８）がエラーあシ、す
なわちｔｌの時はメモ１月６）にデータ（４ａ）がライ
ト信号（５）によって書き込まれると同時に故障検出回
路（９）は、ＣＰσ停止停止信号音発生する。同期制御
回路（２）はｃｐＵ（１ａ） （１ｂ）を直ちに停止２
せるように動作する。
（４ｂ）はＴ１の時間幅で比較回路（７）によって同一
値か否かを比較され、その結果はｔｏ及びｔｌのタイミ
ングでエラー信号（８）として出力される。第４図のエ
ラー信号ｔａ＋ｈｔｏの時エラーの発生がなく、ｔｌの
時エラーを発生した状況を示している〇エラー信号（８
）がエラーなし、すなわちｔＱＯ時は、メモ１月６）に
データ（４ａ）がライト信号（５）Ｋよって書き込まれ
処理は続行される。エラー信号（８）がエラーあシ、す
なわちｔｌの時はメモ１月６）にデータ（４ａ）がライ
ト信号（５）によって書き込まれると同時に故障検出回
路（９）は、ＣＰσ停止停止信号音発生する。同期制御
回路（２）はｃｐＵ（１ａ） （１ｂ）を直ちに停止２
せるように動作する。
従来のメモリ保護回路は以上のように構成されていたの
で、ＣＰＵ（１ａ）が処理を誤ったためにエラー信号（
８）がエラーを発生した場合、ＣＰσ停止停止信号音よ
ってｃｐＵ（１ａ） （ｉｔ））の処理は停止されるも
のの、既にメモリ（６）には誤ったデータ（４ａ）が書
き込まれてしまっているとｂう課題があった。
で、ＣＰＵ（１ａ）が処理を誤ったためにエラー信号（
８）がエラーを発生した場合、ＣＰσ停止停止信号音よ
ってｃｐＵ（１ａ） （ｉｔ））の処理は停止されるも
のの、既にメモリ（６）には誤ったデータ（４ａ）が書
き込まれてしまっているとｂう課題があった。
この発明は上記のような課題を解消するためになされた
もので、主糸のａ ｐ Ｕ （１ａ）にエラーが発生し
た場合でも、メモリ（６）に誤ったデータ（４ａ）を書
き込まずにＯＦσ（１ａ） （１ｂ）の処理を停止でき
ることを目的とする。
もので、主糸のａ ｐ Ｕ （１ａ）にエラーが発生し
た場合でも、メモリ（６）に誤ったデータ（４ａ）を書
き込まずにＯＦσ（１ａ） （１ｂ）の処理を停止でき
ることを目的とする。
この発明に係るメモリ保獲回路は、主系のｃｐＵ （１
ａ）と従来のｃｐＵ（１ｂ）を並列処理させ。
ａ）と従来のｃｐＵ（１ｂ）を並列処理させ。
メモリ（６）へのデータ書き込み時に両系からのアドレ
ス（３ａ）と（３ｂ）及びデータ（４ａ）と（４ｂ）の
６値を比較回路（７１によって比較し、同一か否かをチ
エツクするとともに、ＣＰＵ（１ａ）のアドレス（５ａ
） 、 データ（４ａ）及びライト信号（５）のバス
に遅延回路を配置し、メモリ（６）への信号到達を同期
制御回路（２）のタイミングに従って遅らせ、もし比較
回路（７）によってｃｐＵ（１ａ）と（１ｂ）の値が異
シ、エラー信号（８）が発生した場合に、遅延後のメモ
リ（６）への書き込み信号をゲート回路によって禁止で
きるようにしたものである。
ス（３ａ）と（３ｂ）及びデータ（４ａ）と（４ｂ）の
６値を比較回路（７１によって比較し、同一か否かをチ
エツクするとともに、ＣＰＵ（１ａ）のアドレス（５ａ
） 、 データ（４ａ）及びライト信号（５）のバス
に遅延回路を配置し、メモリ（６）への信号到達を同期
制御回路（２）のタイミングに従って遅らせ、もし比較
回路（７）によってｃｐＵ（１ａ）と（１ｂ）の値が異
シ、エラー信号（８）が発生した場合に、遅延後のメモ
リ（６）への書き込み信号をゲート回路によって禁止で
きるようにしたものである。
この発明におけるメモリ保護回路は、ｃｐＵ（１ａ）か
ら出力されるアドレス（３ａ） ＊ データ（４ａ）
及びライト信号（５）を遅延゛回路によってメモ１月６
）への書き込みを遅らせることによって、エラーが発生
したとしても、誤ったデータ（４ａ）をメモリ（６）に
曹き込むことを防止できる。
ら出力されるアドレス（３ａ） ＊ データ（４ａ）
及びライト信号（５）を遅延゛回路によってメモ１月６
）への書き込みを遅らせることによって、エラーが発生
したとしても、誤ったデータ（４ａ）をメモリ（６）に
曹き込むことを防止できる。
以下この発明の一実施例を図について説明する。
第１図におじて、ａｌｌはアドレス（３ａ） 、 デ
ータ（４ａ）及びライト信号（５）を同期制御回路（２
）のタイミングに同期して遅延させる遅延回路、 ０３
は遅延後のアドレス、 （１３は遅延後のデータ、 （
１４）は遅延後のライト信号、ａ９は比較回路〈７１か
ら出力されるエラー信号（８）にエラーが発生した時に
ライト信号ａ４を禁止するゲート回路、 ＋Ｉｌｌはゲ
ート回路傾によるライト信号Ｉの制御後のライト信号で
ある。ライト信号ａｅは、エラー信号（８）にエラーが
発生しなかった時のみメモリ（６）へ供給される。
ータ（４ａ）及びライト信号（５）を同期制御回路（２
）のタイミングに同期して遅延させる遅延回路、 ０３
は遅延後のアドレス、 （１３は遅延後のデータ、 （
１４）は遅延後のライト信号、ａ９は比較回路〈７１か
ら出力されるエラー信号（８）にエラーが発生した時に
ライト信号ａ４を禁止するゲート回路、 ＋Ｉｌｌはゲ
ート回路傾によるライト信号Ｉの制御後のライト信号で
ある。ライト信号ａｅは、エラー信号（８）にエラーが
発生しなかった時のみメモリ（６）へ供給される。
ＣＰＵ（１ａ）、ｃｐｕ（１ｂ）ｊ 比較回路（７）、
故障検出回路（９１及び同期制御回路（２）の動作は従
来例と同様である。この動作については、婬２図の上半
分にタイミングチャートとして示す。
故障検出回路（９１及び同期制御回路（２）の動作は従
来例と同様である。この動作については、婬２図の上半
分にタイミングチャートとして示す。
この発明の主要回路である遅延回路（１１１は、同期制
御回路（２）からのクロックに同期しテｃ Ｐ Ｕ （
ｔａ）からのアドレス（３ａ）、 データ（４ａ）及
びライト信号（５）を第２図に示すように１クロック分
遅延させ、アドレスａ３．データα３及びライト信号Ｉ
として出力する。アドレスα２．データα３はこのま１
メモ１月６）の入力として接続される。ライト信号＋１
４１はもし比較回路（７）の結果がエラーなしを示した
時。
御回路（２）からのクロックに同期しテｃ Ｐ Ｕ （
ｔａ）からのアドレス（３ａ）、 データ（４ａ）及
びライト信号（５）を第２図に示すように１クロック分
遅延させ、アドレスａ３．データα３及びライト信号Ｉ
として出力する。アドレスα２．データα３はこのま１
メモ１月６）の入力として接続される。ライト信号＋１
４１はもし比較回路（７）の結果がエラーなしを示した
時。
すなわち第２図のｔｏでエラー信号（８）が発生しなか
った時、ゲート回路α９を通してライト信号（１Ｇとし
てメモリ（６ンに入力される。もし、比較回路１７１の
結果がエラーを示した時、すなわち第２図のｔｌでエラ
ー信号（８）が発生した時、ゲート回路０！１９は。
った時、ゲート回路α９を通してライト信号（１Ｇとし
てメモリ（６ンに入力される。もし、比較回路１７１の
結果がエラーを示した時、すなわち第２図のｔｌでエラ
ー信号（８）が発生した時、ゲート回路０！１９は。
ライト信号α瘤を禁止し、ライト信号Ｑｅのメモ１月６
）への供給を停止する。同時にエラー信号（８）によっ
て故障検出回路（９）がＣＰＵ停上信号ａυを出力し。
）への供給を停止する。同時にエラー信号（８）によっ
て故障検出回路（９）がＣＰＵ停上信号ａυを出力し。
ＯＰ Ｕ （１ａ） （１ｂ）の処理を停止きせる。
上記の方法によって、ＣＰＵ（１ａ）が誤った処理を実
行した場合でもメモリ（６）への誤ったデータ（４ａ）
を曹き込むことを防止できる◎なお、上記実施例ではｃ
ｐσ（１ａ）からメモリ＋ｓ＋ ｉｃ ｆ−タ（４ａ）
を書き込む時の例について示したが、メモリ（６）への
薔き込みでなく、外部の出力回路等に応用しても同様の
効果を奏する。
行した場合でもメモリ（６）への誤ったデータ（４ａ）
を曹き込むことを防止できる◎なお、上記実施例ではｃ
ｐσ（１ａ）からメモリ＋ｓ＋ ｉｃ ｆ−タ（４ａ）
を書き込む時の例について示したが、メモリ（６）への
薔き込みでなく、外部の出力回路等に応用しても同様の
効果を奏する。
以上のように、この発明によればＣＰＵ（１ａ）とメモ
１月６）の間にアドレス（３ａ） 、 データ（４ａ
）ライト信号（５）を遅延させる遅延回路（１１１と、
ＣＰＵ（１ａ）とＣＰＵ（１ｂ）の比較の結果がエラー
を発生した時にメモ１月６）へのライト信号（Ｌυを停
止するゲート回路ａ９を構成したことによ、１．ｃｐσ
（１ａ）にエラーが発生した場合においても、メモ１月
６）へ誤ったデータ（４ａ）を書き込むことを禁止でき
る効果がある。
１月６）の間にアドレス（３ａ） 、 データ（４ａ
）ライト信号（５）を遅延させる遅延回路（１１１と、
ＣＰＵ（１ａ）とＣＰＵ（１ｂ）の比較の結果がエラー
を発生した時にメモ１月６）へのライト信号（Ｌυを停
止するゲート回路ａ９を構成したことによ、１．ｃｐσ
（１ａ）にエラーが発生した場合においても、メモ１月
６）へ誤ったデータ（４ａ）を書き込むことを禁止でき
る効果がある。
第１図、第２図はこの発明の一実施例を示す図。
第３図、第４図は従来の例を示す図である。
（１ａ） （Ｉｂ）はＣＰＵ、ｆ２１は同期制御回路、
（３ａ）（５ｂ）はアドレス、 （ａａ） （ａｂ）
はデータ、（５）はライト信号、（６）はメモリ、（７
１は比較回路、（８）はエラー信号、（９）は故障検出
回路、 （Ｉｌ＋は遅延回路、α９けゲート回路。 なお１図中、同一符号は同一、又は相当部分を示す。
（３ａ）（５ｂ）はアドレス、 （ａａ） （ａｂ）
はデータ、（５）はライト信号、（６）はメモリ、（７
１は比較回路、（８）はエラー信号、（９）は故障検出
回路、 （Ｉｌ＋は遅延回路、α９けゲート回路。 なお１図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 主系のＣＰＵ、従系のＣＰＵ、主系及び従系のＣＰＵ動
作を同期化する同期制御回路、主系及び従系ＣＰＵから
各々出力されるアドレス及びデータ値を比較する比較回
路、主系ＣＰＵのアドレス、データ及びライト信号を同
期制御回路のタイミングによつて遅延させる遅延回路、
比較回路の出力がエラーを発生した時に遅延後のメモリ
へのライト信号を禁止するゲート回路、比較回路のエラ
ー信号を検出する故障検出回路より構成され、主系及び
従系のＣＰＵが同一のアドレス及びデータ値を出力した
場合はこの値をメモリに書き込み、もし同一値でなかつ
た場合は、比較回路のエラー信号によつてメモリへのラ
イト信号を禁止し、メモリへの誤つたデータの書き込み
を防止できることを特徴とするメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072661A JPH02252041A (ja) | 1989-03-24 | 1989-03-24 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072661A JPH02252041A (ja) | 1989-03-24 | 1989-03-24 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252041A true JPH02252041A (ja) | 1990-10-09 |
Family
ID=13495776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072661A Pending JPH02252041A (ja) | 1989-03-24 | 1989-03-24 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252041A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514050A3 (ja) * | 1991-05-01 | 1994-08-31 | Sgs Thomson Microelectronics | |
| CN103400080A (zh) * | 2013-07-30 | 2013-11-20 | 东莞宇龙通信科技有限公司 | 一种终端 |
| CN103400081A (zh) * | 2013-07-30 | 2013-11-20 | 东莞宇龙通信科技有限公司 | 终端和用户界面的显示控制方法 |
-
1989
- 1989-03-24 JP JP1072661A patent/JPH02252041A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514050A3 (ja) * | 1991-05-01 | 1994-08-31 | Sgs Thomson Microelectronics | |
| CN103400080A (zh) * | 2013-07-30 | 2013-11-20 | 东莞宇龙通信科技有限公司 | 一种终端 |
| CN103400081A (zh) * | 2013-07-30 | 2013-11-20 | 东莞宇龙通信科技有限公司 | 终端和用户界面的显示控制方法 |
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