JPH04135268A

JPH04135268A - マルチｃｐｕシステム

Info

Publication number: JPH04135268A
Application number: JP2206584A
Authority: JP
Inventors: Tadashi Omori; 正大森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-03
Filing date: 1990-08-03
Publication date: 1992-05-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ａ業上の利用分野）この発明は、共通バスにより結合されたマルチＣＰＵシ
ステムに関するものである。

〔従来の技術〕

従来、この種のマルチＣＰＵシステムとして第２図に示
すものがあった。図において、（１０）　、　（２０）
（３０）はマルチＣＰＵシステムを構成する各ＣＰＵ　
。

（４０）は例゛えばＩＥＥＥ−７９６で定められたバス
規格に従って後述する共通バスにバスクロック信号を出
力するクロック発生回路で、予め定められたＣＰＵ（１
０）にのみ設けられている。（５０）はアドレスバス（
５１）、コントロールバス（５２）、データバス（５３
）、調停ハス（５４）及びクロック信号バス（５５）よ
りなる共通バスを示し、上記各ＣＰＵ　（１０）　、　
（２０）　、　（３０）はこの共通バス（５０）により
結合されている。

ここで、各ＣＰＵ　（１０）　、　（２０）　、　（３
０）には、例えはＣＰＵ　（１０）に代表されるように
、マイクロプロセッサ（１１）と、このマイクロプロセ
ッサ（１１）のアクセス要求信号を受けて共通のバスク
ロック信号に基づき共通バス（５０）へのアクセスを調
停する調停回路（１２）と、外部メモリとのデータ交換
の際に用いられるバスバッファ（１３）及び内部または
外部メモリとのデータ交換の際に用いられる２ボートメ
モリ（１４）を備えてなり、上記バスバッファ（１３）
と２ボートメモリ（工４）は共通バス（５０）のアドレ
スバス（５１）とコントロールバス（５２）及びデータ
バス（５３）に接続され、またマイクロプロセッサ（１
１）とはロースカルバスＬ１のアドレスバスＬｌｌ　と
コントロールバスＬ１２及びデータバスＬ１３を介して
接続されている。なお、ＣＰＵ　（２０）　、　（３０
）にも図示の如く同様な構成を備えている。

次に、上記構成に係る動作について説明する。

先ず、内部メモリとのデータ交換、例えばマイクロプロ
セッサ（１１）が２ボートメモリ（１４）にアクセスす
る場合は、マイクロプロセッサ（１１）はアドレスバス
Ｌｌｌ　、コントロールバスＬ１２に所定のタイミング
で所定の信号を２ボートメモリ（１４）に出力し、デー
タバスＬ１３を介してデータ交換する。

また、マイクロプロセッサ（２１）が２ボートメモリ（
２４）にアクセスする場合、及びマイクロプロセッサ（
３１）が２ボートメモリ（３４）にアクセスする場合も
同様である。

次に、外部メモリとのデータ交換時、例えはマイクロプ
ロセッサ（１１）が２ボートメモリ（２４）にアクセス
する場合は下記のように動作する。

マイクロプロセッサ（１１）は、内部メモリの場合と同
様に、アドレスバスＬ１１、コントロールバスＬ１２を
介してパスバッファ（１３）に信号を出力する。同時に
アクセス要求信号を調停回路（１２）に出力する。調停
回路（１２）は、調停バス上の信号により、他のＣＰＵ
が共通バス（５０）を使用していないこと、更に優先順
位の高い他のＣＰＵがアクトセス要求信号を圧力してい
ないことを判定して、アクセス可信号をパスバッファ（
１３）に出力する。

各ＣＰＵは非同期で動作するため、各アクセス要求信号
も非同期で各調停回路に人力される。そこで、各調停回
路は、ＣＰＵ　（１０）に付加されたクロック発生回路
（４０）からのバスクロック信号を受け、このクロック
に同期した共通のタイミングで、調停ハス上の信号を処
理し、アクセス可イ＝号を有意にするか否かを判定する
。

ハスバッファ（１３）はアクセス可信号を受けて、アド
レスバスＬｌｌ　、コントロールバスＬ１２、データバ
スＬ１３をそれぞれ共通バス（５０）のアドレスバス（
５１）、コントロールバス（５２）、データバス（５３
）に接続する。

以上の作用によりマイクロプロセッサ（１０）からのア
ドレスバスＬ１１、コントロールバスＬ１２上の所定の
信号が２ボートメモリ（２４）に伝達され、データバス
（５３）を介してデータ交換される。

（発明が解決しようとする課題）しかしながら、上記構成のマルチＣＰＵシステムにおい
ては、バスクロック信号を出力しているＣＰＩ］　（１
０）がダウンし、バスクロック信号が停止すると、調停
回路が停止し、各ＣＰＵ間のデータ交換ができなくなり
、装置全体の機能が停止するという問題点があった。

このため、特開昭６１−２６０３５２号公報によれは、
各ｃｐｕ　＠に、共通バス上のバスクロック信号の停止
を検出する手段と、各ＣＰＵの優先順序を設定する手段
と、共通バス上のクロック信号か停止した時優先順序に
従ってバスクロック信号を共通バス上に圧力する手段を
備えた技術が開示されているが、上記公報技術は、バス
クロック発生源となるＣＰ［］の優先順位を設定する手
段を、バスクロック停止時間をカウントし、各ＣＰＵ毎
に予め設定された待時間後にクロックを出力するように
して、その設定時間を違えることにより優先順位を設定
するよう構成したもので、カウンタの待時間による時間
遅れが生じ、クロック停止後の回復時間が遅いという問
題点があった。

この発明は上記のような点に鑑みてなされたもので、各
ＣＰＵか挿入される位置により優先順位を決めるクロッ
ク有効信号を送出するようにして、このクロック有効信
号に基づきクロック信号を送出し、上記の如く待時間に
よる時間遅れがなく、クロック停止後瞬時に回復を図る
ことかできるマルチＣＰＵシステムを提供するものであ
る。

〔課題を解決するための手段〕

この発明に係るマルチＣＰＵシステムは、複数のＣＰＵ
を接続する共通バス上の共通のバスクロック信号に基づ
き各ＣＰυの共通バスへのアクセスを調停する調停回路
により互いにデータ交換しながら動作するマルチＣＰＵ
システムにおいて、各ＣＰＬＩに、クロック信号を送出
する発振回路と、共通バス上のクロック信号の停止を検
出する停止検出回路と、優先順位に従ったクロック信号
の送出を制御するクロック有効信号送出回路と、共通バ
ス上のクロック信号が停止した時上記優先順位に従った
クロック有効信号に基づいて上記発振回路からのクロッ
ク信号を共通バス上に出力する手段とを備えたクロック
発生回路をそれぞれ設けたものである。

（作用）この発明においては、上位のＣＰＵに付加されたクロッ
ク発生回路からのクロック信号が停止すると、次位のク
ロック発生回路内停止検出回路がこれを検出し、優先順
位に従ったクロック信号の送出を制御するクロック有効
信号送出回路の制御に基ついて上位のクロック発生回路
に代わってクロック信号を送出する。

（実施例）以下、この発明の実施例を第２図と同一部分は同一符号
を付して示す第１図に基づいて説明する。図において、
各ＣＰＵ　（１０）　、　（２０）　、　（３０）には
それぞれクロック発生回路（１００）　、　（２００）
　、　（３００）が付加され、各クロック発生回路は同
様な構成を備え、例えばクロック発生回路（１００）に
代表されるように、クロック信号を送出する発振回路（
１０１）　と、クロック信号バス（５５）上のバスクロ
ック信号の停止を検出する停止検出回路（１０２）　　
と、該検圧信号に基づいてクロック有効信号を有意とす
ると共に、発振回路（１０１）の異常検出時はクロック
有効信号を無意とするＡＮＤゲート（１０３ａ）とフリ
ップフロップ（１０３ｂ）及び異常検出回路（１０３Ｃ
）でなるクロック有効信号送出回路（１０３）と、有意
のクロック有効信号に基づいて発振回路（１０１）から
のクロック信号を共通バス（５０）のクロック信号ハス
（５５）上に送出するパスバッファ（１４）を備えてい
る。なお、上位のＣＰＵ　（１０）に付加されたクロッ
ク発振回路（ｉｏｏ）内のＡＮＤゲート（１０３ａ）は
片側の人力が常時有意に接続され、下位のＣＰＵ　（２
０）及び（３０）側のＡＮＤゲート（２０３ａ）及び（
３０３ａ）は上位側のフリップフロップからそれぞれ送
出されるクロック有効信号の反転入力の供給を受けるよ
うになされ、上位側からクロック信号が送出された時に
は自己回路内クロック有効信号を無意とするようになっ
ており、各クロック有効信号送出回路（１０３）（２０
３）　、　（３０３）は、優先順位に従ったクロック信
号の送出を制御する。

上記構成に係る動作について説明する。

１）　、　ｃｐｕ　（ｌｏ）に付加されたクロック発生
回路（１０１）内の発振ｌ路（１０１）が正常な場合、
装置起動時は、クロック有効信号送出回路（１０３）　
、　（２０３）　、　（３０３）内の各フリップフロッ
プはリセットされているので、各バスバッファ（１０４
）（２０４）　、　（３０４）は開状態となり、ハスク
ロック信号は停止している。この状態で、停止検出回路
（１０２）がクロック信号バス（５５）上のバスクロッ
ク信号の停止を検出すると、ＡＮＤゲート（１０３ａ）
に有意信号を出力する。ＡＮＤゲート（１０３ａ）の片
側の人力は常時有意に接続されているので、フリップフ
ロップ（１０３ｂ）がセットされ、クロック有効信号が
有意になる。クロック有効信号はパスバッファ（１０４
）　に人力され、パスバッファ（１０４）か閉し、発振
回路（１０１）からのクロック信号がバスクロック信号
として共通ハス（５０）に供給される。

また、このクロック有効信号はＡＮＤゲート（２０３ａ
）の負論理人力に入力されるので、停止検出回路（２０
２）が当初のバスクロック信号の停止を検出しても、Ａ
ＮＤケート（２０３ａ）の出力は有意とならず、フリッ
プフロップ（２０３ｂ）がセットされることはない。更
に、クロック有効信号はＡＮＤゲート（３０３ａ）の負
論理人力にも入力されるので、同様にフリップフロップ
（３０３ｂ）かセットされることはない。

以上の作用によりＣＰＩＪ　（１０）に付加されたクロ
ック発生回路（１００）　よりバスクロック信号が供給
され、従来例と同様の作用により、ＣＰＵ間のデータ交
換かなされる。

２）　、　ＣＰＩＪ　（１０）に付加されたクロック発
生回路（１００）内の発振回路（１，０１）か異常の場
合、クロック有効信号速比回路（１０３）内の異常検出
回路（１０３ｃ）は、クロック信号の異常（例えば発振
停止、発振周波数不正、発振レベル不正）を検出し、フ
リップフロップ（１０３ｂ）をリセットする。これによ
り、クロック有効信号が無意になり、バスバッファ（１
０４）が開きクロック信号はクロック信号バス（５５）
から切離され、バスクロック信号は停止する。

そして、下位のＣＰＵ　（２０）に付加されたクロック
発生回路（２００）内の停止検出回路（２０２）がバス
クロック信号の停止を検圧し、ＡＮＤゲート（２０３ａ
）に有意信号を出力する。

上位側のフリップフロップ（ｘｏ３ｂ）からのクロック
有効信号が無意（”Ｌ”レベル）であるため、ＡＮＤゲ
ート（２０３ａ）の負論理入力は有意となり、ＡＮＤゲ
ート（２０３ａ）が閉じ、フリップフロ・ンブ（２０３
ｂ）がセットされ、クロック有効信号が有意になる。こ
のクロック有効信号はパスバッファ（２０４）に入力さ
れ、パスバッファ（２０４）か閉じ、発振回路（２［）
１）からのクロック信号がバスクロック信号として共通
バス（５０）に供給される。

〔発明の効果〕

以上のように、この発明によれば、優先順位に従ったク
ロック有効信号を送日するクロック有効信号送日回路を
クロック発生回路に備えて、上位のクロック発生回路か
らのクロック信号が停止すると、次位のクロック発生回
路でこれを検出しクロック信号を発生するようにしたの
で、クロック停止後、待時間なく瞬時に回復することが
でき、また、調停回路は停止することなく各ＣＰＵ間の
データ交換機能が確保できる。

【図面の簡単な説明】

第１図はこの発明の一実施例による構成図、第２図は従
来例の構成図である。図中、１０）　、　（２０）　、　（３０）・・・ＣＰＵ、１
２）　、　（２２）　、　（３２）・・・調停回路、５
０）・・・共通バス、１００）　、　（２００）　、　（３００）・・・クロ
ック発生回路、１０１）　、　（２０１）　、　（３０
１）・・・発振回路、（１０２）　、　（２０２）　、
　ＨＯ２）・・・停止検出回路、（１０３）　、　（２
０３）　、　（３０３）・・・クロ・ンク有効侶号送出
回路、（１０４）　、　（２０４）　、　（３０４）・・・パ
スバッファ。なお、各図中、同一符号は同−又は相当部分を示す。皇

Claims

【特許請求の範囲】

複数のＣＰＵを接続する共通バス上の共通のバスクロッ
ク信号に基づき各ＣＰＵの共通バスへのアクセスを調停
する調停回路により互いにデータ交換しながら動作する
マルチＣＰＵシステムにおいて、各ＣＰＵに、クロック
信号を送出する発振回路と、共通バス上のクロック信号
の停止を検出する停止検出回路と、優先順位に従ったク
ロック信号の送出を制御するクロック有効信号送出回路
と、共通バス上のクロック信号が停止した時上記優先順
位に従ったクロック有効信号に基づいて上記発振回路か
らのクロック信号を共通バス上に出力する手段とを備え
たクロック発生回路をそれぞれ設けたことを特徴とする
マルチＣＰＵシステム。