JPH0340036A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＣＰＵの動作に一時的なエラーが発生した
場合においても、誤ったデータをメモリに書き込むこと
を防止するメモリ保護回路に関するものである。

〔従来の技術〕

第３図は、従来のメモリ保護回路を示す図であり、　　
（１ａ）は主系のｃ　Ｐ　Ｕ　、　　（１ｂ）は従系の
ＣＰＵ　。

（２）は、ＣＰＵ（１ａ）とＣＰ　Ｕ　（１ｂ）をクロ
ック同期で動作させる同期制御回路、　　（３ａ）（３
ｂ）はＣＰＵ（１ａ）（１ｂ）から出力されるアドレス
　、　　（４ａ）（４ｂ）はＣＰ　Ｕ　（１ａ）（１ｂ
）から出力されるデータ、（５）はｃｐＵ　（１ａ）か
ら出力されるメモリへのライト信号、（６）は書き込み
可能なメモリ、（７）はアドレス（３ａ）と（３ｂ）及
びデータ（４ａ）と（４ｂ）の値をライト信号（５）の
タイミングで比較する比較回路、（８）は比較回路（７
）の結果を示すエラー信号、（９）はエラー信号（８）
を検出する故障検出回路、ａＩはＣＰＵ停止信号、ａＤ
はアドレスデコーダ、α２はメモリ（６）の何れかを選
択するチップセレクト信号である。

第４図は、第３図の主要信号の動作タイミングを委す図
である。

次に動作について説明する。

ＣＰ　Ｕ　（Ｉａ）とＣＰ　Ｕ　（１ｂ）は同期制御回
路（２）から出力されるクロック等の制御信号に同期し
た形で並列処理を行っている。

メモリ（６）へのデータ書き込み処理が発生すると。

ＣＰ　Ｕ　（１ａ）（１ｂ）は、それぞれ第４図に示す
タイミングでアドレス　（３ａ）（３ｂ）　、データ（
４ｇ）（４ｂ）　、　ライト信号（５）及びチップセレ
クト信号αａを出力する。

アドレス（３ａ）と（３ｂ）、データ（４ａ）と（４ｂ
）は。

Ｔ１　の時間幅で比較回路（７）によって同一値か否か
を比較され、その結果はｔｏ及びｔｌのタイミングでエ
ラー信号（８）として出力される。第４図のエラー信号
（８）は、　　１０　の時、エラーの発生がなく。

ｔｌ　の時エラーを発生した状況を示している。

エラー信号（８）がエラーなし、すなわちｔｏ　の時は
、メモリ（６）にデータ（４ａ）がライト信号（５）に
よって書き込まれ処理は続行される。エラー信号（８）
がエラーあう、すなわちｔｌ　の時は、メモリ（６）に
データ（４ａ）がライト信号（５）によって書き込まれ
ると同時に故障検出回路（９）は、ＣＰＵ停止信号０１
を発生する。同期制御回路（２）はＣＰ　Ｕ　（１ａ）
（１ｂ）を直ちに停止させるように動作する。

〔発明が解決しようとする課題〕

従来のメモリ保護回路は以上のように構成されていたの
で、ＣＰＵ（１８）が処理を誤ったためにエラー信号（
８）がエラーを発生した場合、ＣＰＵ停止信号αＩＫよ
ってＣＰ　Ｕ　（ｉａ）（１ｂ）の処理は停止されるも
のの、既にメモリ（６）には誤ったデータ（４ａ）が書
き込まれてし１っているという課題があった。

この発明は、上記のような課題を解消するためになされ
たもので、主系のＣＰ　Ｕ　（１ａ）にエラーが発生し
た場合でも、メモリ（６）に誤ったデータ（４ａ）を書
き込まずにＣＰ　Ｕ　（Ｉａ）（１ｂ）の処理を停止で
きることを目的とする。

〔課題を解決するための手段〕

この発明に係るメモリ保護回路は、主系のｃｐＵ　（１
ａ）と従系のＣＰ　Ｕ　（１ｂ）を並列処理させ、メモ
リ（６）へデータ書き込み時に両系からのアドレス（３
ａ）と（３ｂ）及びデータ（４ａ）と（４ｂ）の各位を
比較する比較回路（７）とアドレス（３＆）に基づいて
何れのメモリ（６）をアクセスするかを決定するアドレ
スデータ及びメモリへのライト信号（５）の発生を制御
するゲート回路を構成し、もし比較回路でＣＰＵ（１ａ
）とＣＰ　Ｕ　（１ｂ）の出力情報に不一致を検出した
場合は、ゲート回路によってメモリへのライト信号（５
）の出力を禁止するようにしたものである。

〔作用〕

この発明におけるメモリ保護回路はＣＰ　Ｕ　（１ａ）
から出力されるメモリへのライト信号（５）の出力を開
閉するゲート回路を構成したことによってエラーが発生
した場合でも、誤ったデータ（４ａ）をメモリ（６）に
書き込むことを防止できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図にｋいて、（１３Ｉｆｉ比較回路（７）からエラ
ー信号（８）が出力された場合、ライト信号（５）のメ
モリ（６）への供給を停止するゲート回路、　（１４１
はゲート回路も３の制御後のライト信号である。ライト
信号＋１４１が最終的にメモリ（６）に供給され、この
時点でデータ（４ａ）がチップセレクト信号０ｚによっ
てアクセスされたメモリ（６）に書き込まれる。

第２図は、主要な信号のタイミングチャートを示す。

次に動作についで説明する。

ＣＰ　Ｕ　（１ａ）及びＣＰ　Ｕ　（１ｂ）から出力さ
れるアドレス（５０と（ｓｂ）　、　　データ（４＆）
と（４ｂ）及びライト信号（５）の動作は従来例と同様
である。

この発明では、比較回路（７）は、同期制御回路（２）
によって同期がとられ第２図に示す１（、とｔｌ　　の
タイミングでアドレス（６０と（ｓｂ）、データ（４ａ
）と（４ｂ）の比較を行う。

第２図でｔｏ時点は、比較によるエラーが生じなかった
例であり、エラー信号（８）は発生せずにライト信号（
５）は、そのｉｔゲート回路ａ３１を通してライト信号
α瘤としてメモリ（６）に供給される。ｔｌ　時点は、
比較によるエラーが生じた例であり、エラ一信号（８）
が発生してゲート回路α３が閉じられ、ライト信号α４
が禁止されたことを示す。

上記の方法によって、ＣＰＵ（１ａ）が誤った処理を実
行した場合でもメモリ（６）への誤ったデータ（４ａ）
を書き込むことを防止できる。

なお、エラー信号（８）の発生と同時に故障検出回路（
９）が動作し、同期制御回路（２）の指示によってＣＰ
　Ｕ　（１ａ）及び（１ｂ）の処理は停止する。

なお、上記実施例では、ＣＰＵ（１ａ）　からメモリ（
６）にデータ（４２Ｌ）　ｔ−書き込む時の例について
示したが、メモリ（６）への書き込みでなく、外部の出
力回路等に応用しても同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、メモリ（６）へのラ
イト信号（５）発生の前段階でＣＰ　Ｕ　（１ａ）とＣ
ＰＵ（１ｂ）からの出力情報を比較し、もしエラーが発
生した場合は、メモリ（６）へのライト信号０を無効と
してしまうゲート回路０金構成したことによりＣＰＵ　
（１ａ）にエラーが発生した場合においても、メモリ（
６）へ誤ったデータ（４ａ）を書き込むことを防止でき
る。

【図面の簡単な説明】

第１図及び第２図は、この発明の一実施例を示す図、第
３図及び第４図は従来の例を示す図である。 （１ａ）（ｉｂ）はＣＰＵ、＋２１は同期制御回路、　
　（３ａ）（３ｂ）はアドレＸ、　　（４ａ）（４ｂ）
はデータ、　（５１（１４１はライト信号、（６）はメ
モリ、（７）は比較回路、（８）はエラー信号、（９）
は故障検出回路、α１）Ｖｉ、ＣＰＵ停止信号。 卸はアドレスデコーダ、ａ３はチップセレクト信号。 ａ３はゲート回路。 なお１図中同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 主系のＣＰＵ、従系のＣＰＵ、上記主系及び従系のＣＰ
   Ｕ動作を同期化する同期制御回路、上記主系及び従系Ｃ
   ＰＵから各々出力されるアドレス及びデータ値を比較す
   る比較回路、上記主系ＣＰＵのアドレスに基づいてアク
   セスするメモリのチップセレクト信号を発生するアドレ
   スデコーダ、上記比較回路の出力がエラーを発生した時
   にメモリへのライト信号を禁止するゲート回路、上記比
   較回路のエラー信号を検出する故障検出回路より構成さ
   れ、上記主系及び従系のＣＰＵが同一のアドレス及びデ
   ータ値を出力した場合は、この値をメモリに書き込み、
   もし同一値でなかつた場合は上記比較回路のエラー信号
   によつてメモリへのライト信号を禁止し、メモリへ誤つ
   たデータの書き込みを防止できることを特徴とするメモ
   リ保護回路。