JPH02252049A - マルチプロセッサ構成電子計算機の初期化制御方式 - Google Patents
マルチプロセッサ構成電子計算機の初期化制御方式Info
- Publication number
- JPH02252049A JPH02252049A JP1072679A JP7267989A JPH02252049A JP H02252049 A JPH02252049 A JP H02252049A JP 1072679 A JP1072679 A JP 1072679A JP 7267989 A JP7267989 A JP 7267989A JP H02252049 A JPH02252049 A JP H02252049A
- Authority
- JP
- Japan
- Prior art keywords
- initialization
- multiprocessor
- processor
- processor unit
- electronic computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、複数のプロセッサユニットで構成された電
子計算機の初期化制御方式に関するものである。
子計算機の初期化制御方式に関するものである。
［従来の技術］
第３図は従来のマルチプロセッサ構成電子計算機の概略
構成図で、図において、 （ｌａ）はマルチプロセッサ
を構成するプロセッサユニット■、（１ｂ）はマルチプ
ロセッサを構成するプロセッサユニット■、（２）はマ
ルチプロセッサ構成電子計算機の初期化及び保守診断機
能を提供するサービスプロセッサ、（３）はサービスプ
ロセッサ（２）とプロセッサユニットＩ （ｌａ）及び
プロセッサユニットＩＩ （ｌｂ）間のユニットインタ
ーフェイス、（４）はサービスプロセッサ（２）及びユ
ニットインターフェイス（３）をプロセッサユニットＩ
（ｌａ）又はプロセッサユニットｎ （ｌｂ）へ切替
え接続するユニット切替スイッチである。
構成図で、図において、 （ｌａ）はマルチプロセッサ
を構成するプロセッサユニット■、（１ｂ）はマルチプ
ロセッサを構成するプロセッサユニット■、（２）はマ
ルチプロセッサ構成電子計算機の初期化及び保守診断機
能を提供するサービスプロセッサ、（３）はサービスプ
ロセッサ（２）とプロセッサユニットＩ （ｌａ）及び
プロセッサユニットＩＩ （ｌｂ）間のユニットインタ
ーフェイス、（４）はサービスプロセッサ（２）及びユ
ニットインターフェイス（３）をプロセッサユニットＩ
（ｌａ）又はプロセッサユニットｎ （ｌｂ）へ切替
え接続するユニット切替スイッチである。
次に、初期化動作について第４図に示すフローチャート
を用いて説明する。初期化処理がサービスプロセッサ（
２）により開始されると、先ずステップ（５）でユニッ
ト切替スイッチ（４）によるプロセッサユニットＩ （
ｌａ）とユニットインターフェイス（３）との接続が実
行される。次にプロセッサユニットＩ （ｌａ）の論理
回路及び制御記憶内容の初期化の為のユニット■のＩ
Ｍ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｍｉｃｒｏ Ｐｒｏ
ｇｒａｍ Ｌｏａｄ）処理がステップ（６）で実行され
る。このステップ（６）でのＩＭＦ−Ｌ処理はプロセッ
サユニットＩ （ｌａ）に内蔵する制御メモリの全番地
に対して初期値を設定するために制御メモリの持つ番地
の数だけ繰り返して行なわれる０次にステップ（７）で
１例えばプロセッサ認識番号のセット等のプロセッサユ
ニットＩ （ｌａ）固有の初期化が実行される。以下同
様にして、ステップ（８）、ステップ（９）、ステップ
（１０）によりプロセッサユニット■（１ｂ）に対する
初期化動作が実施される。
を用いて説明する。初期化処理がサービスプロセッサ（
２）により開始されると、先ずステップ（５）でユニッ
ト切替スイッチ（４）によるプロセッサユニットＩ （
ｌａ）とユニットインターフェイス（３）との接続が実
行される。次にプロセッサユニットＩ （ｌａ）の論理
回路及び制御記憶内容の初期化の為のユニット■のＩ
Ｍ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｍｉｃｒｏ Ｐｒｏ
ｇｒａｍ Ｌｏａｄ）処理がステップ（６）で実行され
る。このステップ（６）でのＩＭＦ−Ｌ処理はプロセッ
サユニットＩ （ｌａ）に内蔵する制御メモリの全番地
に対して初期値を設定するために制御メモリの持つ番地
の数だけ繰り返して行なわれる０次にステップ（７）で
１例えばプロセッサ認識番号のセット等のプロセッサユ
ニットＩ （ｌａ）固有の初期化が実行される。以下同
様にして、ステップ（８）、ステップ（９）、ステップ
（１０）によりプロセッサユニット■（１ｂ）に対する
初期化動作が実施される。
［発明が解決しようとする課題］
従来の初期化制御方式では以上のようにして初期化動作
が実行されるため、初期化動作でほとんどの時間を占め
る全プロセッサユニット共通の制御メモリ全域の内容の
初期化が、装置を構成するプロセッサユニットの数が増
加するに従い、非常に大きな時間を要する様になり、装
置電源投入から稼働開始までの時間、及び故障修理、再
構成から再び稼働可能になるまでの時間が長時間となり
、いわゆるオンライン業務等へのマルチプロセッサ構成
電子計算機の適用が困難であった。そのために、制御メ
モリを高速に初期化する特別の機構が必要となり、それ
だけ装置が高価になるという問題点があった。
が実行されるため、初期化動作でほとんどの時間を占め
る全プロセッサユニット共通の制御メモリ全域の内容の
初期化が、装置を構成するプロセッサユニットの数が増
加するに従い、非常に大きな時間を要する様になり、装
置電源投入から稼働開始までの時間、及び故障修理、再
構成から再び稼働可能になるまでの時間が長時間となり
、いわゆるオンライン業務等へのマルチプロセッサ構成
電子計算機の適用が困難であった。そのために、制御メ
モリを高速に初期化する特別の機構が必要となり、それ
だけ装置が高価になるという問題点があった。
この発明は上記のようなＷ照点を解消するためになされ
たもので、制御メモリに特別な初期化高速化機構を設け
ずに、マルチプロセッサ構成電子計算機の初期化が短時
間で完了できる安価な初期この発明に係るマルチプロセ
ッサ構成電子計算機の初期化制御方式は、複数のプロセ
ッサユニットの共通部、特に制御メモリ全域の内容の初
期化を同時に実施する手順と、この手順の後に各プロセ
ッサユニットの固有部分の初期化を個別に実施する手順
とにより初期化を行なうようにしたものである。
たもので、制御メモリに特別な初期化高速化機構を設け
ずに、マルチプロセッサ構成電子計算機の初期化が短時
間で完了できる安価な初期この発明に係るマルチプロセ
ッサ構成電子計算機の初期化制御方式は、複数のプロセ
ッサユニットの共通部、特に制御メモリ全域の内容の初
期化を同時に実施する手順と、この手順の後に各プロセ
ッサユニットの固有部分の初期化を個別に実施する手順
とにより初期化を行なうようにしたものである。
［作 用］
この発明におけるマルチプロセッサ構成電子計算機の初
期化制御方式は、先ず全プロセッサユニット共通の初期
化が、全プロセッサユニットに対して同時に実施され、
−見金プロセッサの初期化内容が同一とされた後、各プ
ロセッサユニット固有の初期化が各プロセッサユニット
毎に実施され初期化が完了する。
期化制御方式は、先ず全プロセッサユニット共通の初期
化が、全プロセッサユニットに対して同時に実施され、
−見金プロセッサの初期化内容が同一とされた後、各プ
ロセッサユニット固有の初期化が各プロセッサユニット
毎に実施され初期化が完了する。
［実施例］
以下この発明の一実施例を図について説明する。
第１図はこの実施例による初期化が行なわれるマルチプ
ロセッサ構成電子計算機の概略構成図、第２図はその初
期化手順を示すフローチャートである。図において、（
ｌａ）はマルチプロセッサを構成するプロセッサユニッ
ト■、（１ｂ）はマルチプロセッサを構成するプロセッ
サユニット■、（２）はマルチプロセッサ構成電子計算
機の初期化及び保守診断機能を提供するサービスプロセ
ッサ、 （３ａ）はサービスプロセッサ（２）とプロセ
ッサユニット■（ｌａ）との間のユニット１インターフ
エイス、（３ｂ）はサービスプロセッサ（２）とプロセ
ッサユニットＩＩ （ｌｂ）との間のユニット１インタ
ーフエイスである。
ロセッサ構成電子計算機の概略構成図、第２図はその初
期化手順を示すフローチャートである。図において、（
ｌａ）はマルチプロセッサを構成するプロセッサユニッ
ト■、（１ｂ）はマルチプロセッサを構成するプロセッ
サユニット■、（２）はマルチプロセッサ構成電子計算
機の初期化及び保守診断機能を提供するサービスプロセ
ッサ、 （３ａ）はサービスプロセッサ（２）とプロセ
ッサユニット■（ｌａ）との間のユニット１インターフ
エイス、（３ｂ）はサービスプロセッサ（２）とプロセ
ッサユニットＩＩ （ｌｂ）との間のユニット１インタ
ーフエイスである。
次に動作について第２図を用いて説明する。マルチプロ
セッサ構成電子計算機の電源投入等によってサービスプ
ロセッサ（２）で初期化処理が開始されると、先ずステ
ップ（１１）とステップ（１２）でユニット１インター
フエイス（３ａ）及びユニット■インターフェイス（３
ｂ）の設定が行われ、プロセッサユニットＩ （ｌａ）
とプロセッサユニット（１ｂ）に対する共通の初期化手
順実施の準備が行なわれる１次にステップ（１３）でプ
ロセッサユニットＩ （ｌａ）とプロセッサユニットｎ
（ｔｂ）に対して同時に共通の初期化手順が実施され
る。この共通初期化手順は各プロセッサユニット（ｌａ
） （ｌｂ）にある制御メモリのＩＭＰＬ処理がプロセ
ッサユニットＩ（ｌａ）とプロセッサユニットＩＩ （
ｌｂ）に対して同時に実施されるため、初期化時間の大
部分を占める制御メモリの初期化時間がほぼ単一プロセ
ッサに対する制御メモリ初期化時間に等しくなる。次に
、ステップ（１４）でプロセッサユニットＩ （ｌａ）
に対して、ステップ（１５）でプロセッサユニットｎ
（１ｂ）に対して、例えばプロセッサ認識番号の設定等
の各プロセッサユニット固有の初期化が実行され、マル
チプロセッサ構成電子計算機の初期化が完了する。
セッサ構成電子計算機の電源投入等によってサービスプ
ロセッサ（２）で初期化処理が開始されると、先ずステ
ップ（１１）とステップ（１２）でユニット１インター
フエイス（３ａ）及びユニット■インターフェイス（３
ｂ）の設定が行われ、プロセッサユニットＩ （ｌａ）
とプロセッサユニット（１ｂ）に対する共通の初期化手
順実施の準備が行なわれる１次にステップ（１３）でプ
ロセッサユニットＩ （ｌａ）とプロセッサユニットｎ
（ｔｂ）に対して同時に共通の初期化手順が実施され
る。この共通初期化手順は各プロセッサユニット（ｌａ
） （ｌｂ）にある制御メモリのＩＭＰＬ処理がプロセ
ッサユニットＩ（ｌａ）とプロセッサユニットＩＩ （
ｌｂ）に対して同時に実施されるため、初期化時間の大
部分を占める制御メモリの初期化時間がほぼ単一プロセ
ッサに対する制御メモリ初期化時間に等しくなる。次に
、ステップ（１４）でプロセッサユニットＩ （ｌａ）
に対して、ステップ（１５）でプロセッサユニットｎ
（１ｂ）に対して、例えばプロセッサ認識番号の設定等
の各プロセッサユニット固有の初期化が実行され、マル
チプロセッサ構成電子計算機の初期化が完了する。
なお、上記実施例ではマルチプロセッサ構成電子計算機
を構成するプロセッサユニットの数を２としたが、特に
その数が制限されるものではなく、３以上であってもよ
い。
を構成するプロセッサユニットの数を２としたが、特に
その数が制限されるものではなく、３以上であってもよ
い。
また、上記実施例では、複数プロセッサを同時に初期化
して効果の得られる部分として制御メモリの初期化をあ
げたが、スキャンデザイン方式により設計された論理の
初期化がスキャン経路経由で行われる方式のマルチプロ
セッサ構成電子計算機の論理回路初期化においても同様
の効果を得ることができる。
して効果の得られる部分として制御メモリの初期化をあ
げたが、スキャンデザイン方式により設計された論理の
初期化がスキャン経路経由で行われる方式のマルチプロ
セッサ構成電子計算機の論理回路初期化においても同様
の効果を得ることができる。
［発明の効果コ
以上のようにこの発明によれば、複数のプロセッサユニ
ットの共通部分の初期化を同時に実施する手順と、この
手順の後に各プロセッサユニットの固有部分の初期化を
個別に実施する手順とにより初期化を行なうようにした
ので、マルチプロセッサ構成電子計算機の初期化が迅速
に完了でき、電源投入から稼働可能状態への移行や、装
置の故障修理及び構成再編成から稼働可能状態への移行
が、非常に短時間で終了し得るとともに、高速初期化の
ための高価な特別の機構を必要としないマルチプロセッ
サ構成電子計算機の初期化制御方式が得られる効果があ
る。
ットの共通部分の初期化を同時に実施する手順と、この
手順の後に各プロセッサユニットの固有部分の初期化を
個別に実施する手順とにより初期化を行なうようにした
ので、マルチプロセッサ構成電子計算機の初期化が迅速
に完了でき、電源投入から稼働可能状態への移行や、装
置の故障修理及び構成再編成から稼働可能状態への移行
が、非常に短時間で終了し得るとともに、高速初期化の
ための高価な特別の機構を必要としないマルチプロセッ
サ構成電子計算機の初期化制御方式が得られる効果があ
る。
特に、時間の要する各ユニットの制御メモリ内容全域の
内容の初期化が同時に実施されればさらに有効である。
内容の初期化が同時に実施されればさらに有効である。
第１図はこの発明の一実施例によに初期化が行なわれる
マルチプロセッサ構成電子計算機の概略構成図、第２図
はその初期化手順を示すフローチャート、第３図は従来
のマルチプロセッサ構成電子計算機の概略構成図、第４
図はその初期化手順を示すフローチャートである。 図において、（１ａ）はプロセッサユニット■、（１ｂ
）はプロセッサユニット■、（２）はサービスプロセッ
サ、 （３ａ）はユニットＩインターフェイス、（３ｂ
）はユニット■インターフェイスである。 図中同一符号は同一あるいは相当部分を示す。 第１図
マルチプロセッサ構成電子計算機の概略構成図、第２図
はその初期化手順を示すフローチャート、第３図は従来
のマルチプロセッサ構成電子計算機の概略構成図、第４
図はその初期化手順を示すフローチャートである。 図において、（１ａ）はプロセッサユニット■、（１ｂ
）はプロセッサユニット■、（２）はサービスプロセッ
サ、 （３ａ）はユニットＩインターフェイス、（３ｂ
）はユニット■インターフェイスである。 図中同一符号は同一あるいは相当部分を示す。 第１図
Claims (2)
- （１）同一構成かつ同一機能の複数のプロセッサユニッ
トが集合して構成され、各プロセッサユニットは自蔵の
揮発性制御メモリに格納された制御プログラムにより制
御されるマルチプロセッサ構成の電子計算機を、非稼働
状態から稼働可能状態へ移行させる初期化制御方式にお
いて、上記複数のプロセッサユニットの共通部分の初期
化を同時に実施する手順と、この手順の後に各プロセッ
サユニットの固有部分の初期化を個別に実施する手順と
により初期化を行なうことを特徴とするマルチプロセッ
サ構成電子計算機の初期化制御方式。 - （２）同一構成かつ同一機能の複数のプロセッサユニッ
トが集合して構成され、各プロセッサユニットは自蔵の
揮発性制御メモリに格納された制御プログラムにより制
御されるマルチプロセッサ構成の電子計算機を、非稼働
状態から稼働可能状態へ移行させる初期化制御方式にお
いて、上記複数のプロセッサユニットの制御メモリ全域
の内容の初期化を同時に実施する手順と、この手順の後
に各プロセッサユニットの固有部分の初期化を個別に実
施する手順とにより初期化を行なうことを特徴とするマ
ルチプロセッサ構成電子計算機の初期化制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072679A JPH02252049A (ja) | 1989-03-24 | 1989-03-24 | マルチプロセッサ構成電子計算機の初期化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072679A JPH02252049A (ja) | 1989-03-24 | 1989-03-24 | マルチプロセッサ構成電子計算機の初期化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252049A true JPH02252049A (ja) | 1990-10-09 |
Family
ID=13496300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072679A Pending JPH02252049A (ja) | 1989-03-24 | 1989-03-24 | マルチプロセッサ構成電子計算機の初期化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315211A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | コンピュータシステム |
-
1989
- 1989-03-24 JP JP1072679A patent/JPH02252049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315211A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | コンピュータシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113204375A (zh) | 一种多路服务器分区方法、系统及设备 | |
| CN105653306A (zh) | 显示启动设置界面的方法和装置 | |
| JPH0612253A (ja) | マイクロコンピュータ | |
| JPH02297636A (ja) | 仮想計算機システムにおけるｏｓ制御方式 | |
| JPH11134010A (ja) | プログラマブルコントローラにおけるプログラム実行方法 | |
| JPS61131129A (ja) | 初期診断方式 | |
| JPH0473900B2 (ja) | ||
| JPS61282946A (ja) | プログラマプルコントロ−ラ | |
| US20060069811A1 (en) | Computer cluster | |
| JPS6349839A (ja) | 電子計算機システムの立上げ方式 | |
| JPS63106051A (ja) | マイクロコンピユ−タ開発支援装置 | |
| JPH04177504A (ja) | プログラマブルコントローラのバックアップ装置 | |
| JPH0855040A (ja) | システム運転方法 | |
| JPS63276162A (ja) | マルチプロセッサシステムのプロセッサ起動方式 | |
| JPH08123696A (ja) | 複数ｏｓのシミュレーション方法 | |
| JPH02101566A (ja) | マルチプロセッサシステムの起動方式 | |
| JPH0377134A (ja) | コンピュータシステムの最適環境設定装置 | |
| JPH0583937B2 (ja) | ||
| JPH0895895A (ja) | 情報処理装置におけるシリアルポートｉ／ｏ機器の制御装置 | |
| JPH02239328A (ja) | マイクロプログラム制御装置の初期稼動切換え方式 | |
| JPH0628328A (ja) | マルチプロセサの自己診断方式 | |
| JPH0754508B2 (ja) | 計算機システム | |
| JPH01152539A (ja) | 割込み処理方式 | |
| JPH01266642A (ja) | メモリ制御装置 | |
| JPH04342056A (ja) | マイクロプログラム制御装置 |