JPH04315211A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH04315211A JPH04315211A JP3082392A JP8239291A JPH04315211A JP H04315211 A JPH04315211 A JP H04315211A JP 3082392 A JP3082392 A JP 3082392A JP 8239291 A JP8239291 A JP 8239291A JP H04315211 A JPH04315211 A JP H04315211A
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- Japan
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- main processor
- coprocessor
- configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ応
用システム等のコンピュータシステムに関し、さらに詳
述すれば、システムのリセット時におけるハードウェア
の初期化をメインプロセッサによるアプリケーションと
独立して行うコンピュータシステムに関する。
用システム等のコンピュータシステムに関し、さらに詳
述すれば、システムのリセット時におけるハードウェア
の初期化をメインプロセッサによるアプリケーションと
独立して行うコンピュータシステムに関する。
【０００２】
【従来の技術】従来、コンピュータシステムのハードウ
ェア（以下、Ｈ／Ｗと略記する）を初期化する場合、ユ
ーザがシステムのマニュアルを参照してディップスイッ
チ又はジャンパを初期値に設定するか、又はメインプロ
セッサに格納されている初期化ルーチンを起動してＨ／
Ｗ初期化を行う必要があった。図１０は特開昭６３─１
５４７０５号公報に開示された従来のコンピュータシス
テムのブロック図である。図中１はシステムの中央処理
を司るメインプロセッサであって、メインプロセッサ１
には、アドレスバス，データバスを介して、メモリ，周
辺ＬＳＩ等の周辺デバイス２が接続されている。メイン
プロセッサ１には、さらに、後述するメモリマップ設定
レジスタ４６，ＲＯＭ５６を含む周辺デバイスに対する
セレクト信号を出力するアドレスデコード部３６、Ｈ／
Ｗの初期化、即ちメモリマップを設定するメモリコンフ
ィギュレーションのためのメモリマップ設定レジスタ４
６及び電源ＯＮ時のＨ／Ｗコンフィギュレーションを行
う初期化ルーチン及び初期値を格納しているＲＯＭ５６
が接続されている。
ェア（以下、Ｈ／Ｗと略記する）を初期化する場合、ユ
ーザがシステムのマニュアルを参照してディップスイッ
チ又はジャンパを初期値に設定するか、又はメインプロ
セッサに格納されている初期化ルーチンを起動してＨ／
Ｗ初期化を行う必要があった。図１０は特開昭６３─１
５４７０５号公報に開示された従来のコンピュータシス
テムのブロック図である。図中１はシステムの中央処理
を司るメインプロセッサであって、メインプロセッサ１
には、アドレスバス，データバスを介して、メモリ，周
辺ＬＳＩ等の周辺デバイス２が接続されている。メイン
プロセッサ１には、さらに、後述するメモリマップ設定
レジスタ４６，ＲＯＭ５６を含む周辺デバイスに対する
セレクト信号を出力するアドレスデコード部３６、Ｈ／
Ｗの初期化、即ちメモリマップを設定するメモリコンフ
ィギュレーションのためのメモリマップ設定レジスタ４
６及び電源ＯＮ時のＨ／Ｗコンフィギュレーションを行
う初期化ルーチン及び初期値を格納しているＲＯＭ５６
が接続されている。
【０００３】次に、従来のコンピュータシステムによる
初期化方法を、図１１に示すフローチャートに基づいて
説明する。電源のＯＮでメインプロセッサ１が立ち上が
ってリセット状態になる（Ｓ１１）。リセット状態が解
除されると、メインプロセッサ１はＲＯＭ５６にアクセ
スしてＲＯＭ５６に格納されている初期化ルーチンを起
動する（Ｓ１２）。初期化ルーチンによって、メインプ
ロセッサ１はＲＯＭ５６に格納されている初期設定値を
読み出してメモリマップ設定レジスタ４６に設定する（
Ｓ１３）。この設定動作（Ｈ／Ｗコンフィギュレーショ
ン）をＨ／Ｗの初期化という。メモリマップ設定レジス
タ４６に設定された初期設定値に従ってメインプロセッ
サ１及び周辺デバイス２のコンフィギュレーションを行
う（Ｓ１４）。但し、ＲＯＭ５６はリセット解除後のメ
インプロセッサ１が直ちにアクセスする領域に割り当て
られてあり、そのアドレスは固定であってアドレスマッ
プは設定不要である。
初期化方法を、図１１に示すフローチャートに基づいて
説明する。電源のＯＮでメインプロセッサ１が立ち上が
ってリセット状態になる（Ｓ１１）。リセット状態が解
除されると、メインプロセッサ１はＲＯＭ５６にアクセ
スしてＲＯＭ５６に格納されている初期化ルーチンを起
動する（Ｓ１２）。初期化ルーチンによって、メインプ
ロセッサ１はＲＯＭ５６に格納されている初期設定値を
読み出してメモリマップ設定レジスタ４６に設定する（
Ｓ１３）。この設定動作（Ｈ／Ｗコンフィギュレーショ
ン）をＨ／Ｗの初期化という。メモリマップ設定レジス
タ４６に設定された初期設定値に従ってメインプロセッ
サ１及び周辺デバイス２のコンフィギュレーションを行
う（Ｓ１４）。但し、ＲＯＭ５６はリセット解除後のメ
インプロセッサ１が直ちにアクセスする領域に割り当て
られてあり、そのアドレスは固定であってアドレスマッ
プは設定不要である。
【０００４】Ｈ／Ｗ初期化動作が終了すると、メインプ
ロセッサ１はアプリケーションを実行できる状態になる
（Ｓ１５）。即ち、メモリマップ設定レジスタ４６に格
納された情報に従って、メインプロセッサ１からのアド
レスをアドレスデコード部３６がデコードし、周辺デバ
イス２に対するチップセレクト信号の出力が可能となる
。また、ユーザがディップスイッチ又はジャンパを初期
値に設定する場合は電源ＯＮの前に設定を行う。この場
合、上述の動作の内、メモリマップを設定するＨ／Ｗコ
ンフィギュレーション（Ｓ１３）は必要がない。
ロセッサ１はアプリケーションを実行できる状態になる
（Ｓ１５）。即ち、メモリマップ設定レジスタ４６に格
納された情報に従って、メインプロセッサ１からのアド
レスをアドレスデコード部３６がデコードし、周辺デバ
イス２に対するチップセレクト信号の出力が可能となる
。また、ユーザがディップスイッチ又はジャンパを初期
値に設定する場合は電源ＯＮの前に設定を行う。この場
合、上述の動作の内、メモリマップを設定するＨ／Ｗコ
ンフィギュレーション（Ｓ１３）は必要がない。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
コンピュータシステムでは、ユーザがシステムのマニュ
アルを参照してディップスイッチ，ジャンパを初期値に
設定するか、又はメインプロセッサに格納されている初
期化ルーチンを起動してＨ／Ｗの初期化を行う必要があ
るので、ユーザによるディップスイッチ，ジャンパの設
定誤りによる障害が発生し易く、また、メインプロセッ
サがメモリマップの設定レジスタにアクセス可能となっ
ているため、アプリケーションに障害が発生してメイン
プロセッサが暴走した場合にＨ／Ｗの設定値を変えてし
まう危険性があり、故障処理又は障害からの復帰が困難
になる。本発明はこのような問題点を解決するためにな
されたものであって、初期化シーケンスを実行するコプ
ロセッサを設けるとともに、メインプロセッサによる初
期値設定レジスタのアクセスを不可能とする手段を設け
ることにより、ユーザによる初期化の際の設定誤りによ
る障害の発生を回避できるとともに、メインプロセッサ
が暴走した場合でも、故障処理又は障害からの復帰が容
易なコンピュータシステムの提供を目的とする。
コンピュータシステムでは、ユーザがシステムのマニュ
アルを参照してディップスイッチ，ジャンパを初期値に
設定するか、又はメインプロセッサに格納されている初
期化ルーチンを起動してＨ／Ｗの初期化を行う必要があ
るので、ユーザによるディップスイッチ，ジャンパの設
定誤りによる障害が発生し易く、また、メインプロセッ
サがメモリマップの設定レジスタにアクセス可能となっ
ているため、アプリケーションに障害が発生してメイン
プロセッサが暴走した場合にＨ／Ｗの設定値を変えてし
まう危険性があり、故障処理又は障害からの復帰が困難
になる。本発明はこのような問題点を解決するためにな
されたものであって、初期化シーケンスを実行するコプ
ロセッサを設けるとともに、メインプロセッサによる初
期値設定レジスタのアクセスを不可能とする手段を設け
ることにより、ユーザによる初期化の際の設定誤りによ
る障害の発生を回避できるとともに、メインプロセッサ
が暴走した場合でも、故障処理又は障害からの復帰が容
易なコンピュータシステムの提供を目的とする。
【０００６】
【課題を解決するための手段】本発明のコンピュータシ
ステムは、アプリケーションを実行するメインプロセッ
サとは別に、これと独立して動作するコプロセッサを設
け、このコプロセッサがＨ／Ｗの初期化シーケンスを実
行するとともに、初期値設定のレジスタをメインプロセ
ッサがアクセスできないようにしたことを特徴とする。
ステムは、アプリケーションを実行するメインプロセッ
サとは別に、これと独立して動作するコプロセッサを設
け、このコプロセッサがＨ／Ｗの初期化シーケンスを実
行するとともに、初期値設定のレジスタをメインプロセ
ッサがアクセスできないようにしたことを特徴とする。
【０００７】
【作用】本発明のコンピュータシステムは、メインプロ
セッサとは独立して動作するコプロセッサが、システム
のＨ／Ｗの初期値をレジスタに設定して初期化を行う一
方、アプリケーションを実行するメインプロセッサはこ
のレジスタにアクセスすることができないので、アプリ
ケーションの障害によってメインプロセッサが暴走した
場合にもレジスタの設定値は壊されない。
セッサとは独立して動作するコプロセッサが、システム
のＨ／Ｗの初期値をレジスタに設定して初期化を行う一
方、アプリケーションを実行するメインプロセッサはこ
のレジスタにアクセスすることができないので、アプリ
ケーションの障害によってメインプロセッサが暴走した
場合にもレジスタの設定値は壊されない。
【０００８】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るコンピュータシステム
の第１の実施例構成を示すブロック図である。図中１は
システムの中央処理を司り、アプリケーションを実行す
るメインプロセッサであって、メインプロセッサ１には
、アドレスバス，データバスを介して、メモリ，周辺Ｌ
ＳＩ等の周辺デバイス２及び周辺デバイス２に対してコ
ントロールコマンドを出力する周辺デバイス制御部３が
接続されている。また、図中５は電源ＯＮ時のリセット
シーケンス及びＨ／Ｗコンフィギュレーションを行うコ
プロセッサであって、コプロセッサ５は、システムから
与えられるコールドリセット（ＣＲＳＴ）信号に従って
コプロセッサ５を含むシステム全てのＨ／Ｗを初期化す
るＣＲＳＴ処理部５０１と、コプロセッサ５からのウォ
ームリセット（ＷＲＳＴ）信号の出力に従ってコプロセ
ッサ５及びＨ／Ｗコンフィギュレーションレジスタ４を
除くメインプロセッサ１及び周辺デバイス制御部３を初
期化するＷＲＳＴ処理部５０２と、周辺デバイス２のＨ
／Ｗコンフィギュレーションを実行するＨ／Ｗコンフィ
ギュレーション処理部５０３とを有する。コプロセッ５
はアドレスバス，データバスを介して、Ｈ／Ｗの初期値
が設定されるＨ／Ｗコンフィギュレーションレジスタ４
に接続される。Ｈ／Ｗコンフィギュレーションレジスタ
４はバスを介して周辺デバイス制御部３に接続される。 即ち、Ｈ／Ｗコンフィギュレーションレジスタ４はメイ
ンプロセッサ１に接続されておらず、コプロセッサ５の
みがＨ／Ｗコンフィギュレーションレジスタ４にアクセ
ス可能であって、メインプロセッサ１はアクセスできな
い構成となっている。
て説明する。図１は本発明に係るコンピュータシステム
の第１の実施例構成を示すブロック図である。図中１は
システムの中央処理を司り、アプリケーションを実行す
るメインプロセッサであって、メインプロセッサ１には
、アドレスバス，データバスを介して、メモリ，周辺Ｌ
ＳＩ等の周辺デバイス２及び周辺デバイス２に対してコ
ントロールコマンドを出力する周辺デバイス制御部３が
接続されている。また、図中５は電源ＯＮ時のリセット
シーケンス及びＨ／Ｗコンフィギュレーションを行うコ
プロセッサであって、コプロセッサ５は、システムから
与えられるコールドリセット（ＣＲＳＴ）信号に従って
コプロセッサ５を含むシステム全てのＨ／Ｗを初期化す
るＣＲＳＴ処理部５０１と、コプロセッサ５からのウォ
ームリセット（ＷＲＳＴ）信号の出力に従ってコプロセ
ッサ５及びＨ／Ｗコンフィギュレーションレジスタ４を
除くメインプロセッサ１及び周辺デバイス制御部３を初
期化するＷＲＳＴ処理部５０２と、周辺デバイス２のＨ
／Ｗコンフィギュレーションを実行するＨ／Ｗコンフィ
ギュレーション処理部５０３とを有する。コプロセッ５
はアドレスバス，データバスを介して、Ｈ／Ｗの初期値
が設定されるＨ／Ｗコンフィギュレーションレジスタ４
に接続される。Ｈ／Ｗコンフィギュレーションレジスタ
４はバスを介して周辺デバイス制御部３に接続される。 即ち、Ｈ／Ｗコンフィギュレーションレジスタ４はメイ
ンプロセッサ１に接続されておらず、コプロセッサ５の
みがＨ／Ｗコンフィギュレーションレジスタ４にアクセ
ス可能であって、メインプロセッサ１はアクセスできな
い構成となっている。
【０００９】以上のような構成の第１実施例によるＨ／
Ｗ初期化の動作を、図７に示すフローチャートに基づい
て説明する。コンピュータシステムは、ＣＲＳＴ及びＷ
ＲＳＴの２系統のリセット信号により初期化される。電
源ＯＮ時、コプロセッサ５はシステムからのＣＲＳＴ信
号の入力によってＣＲＳＴ状態になる（Ｓ２１）。ＣＲ
ＳＴの解除によりＣＲＳＴ処理部５０１が起動され、コ
プロセッサ５自身の初期化を行う（Ｓ２２）。ＣＲＳＴ
処理が完了すると、コプロセッサ５はＷＲＳＴ処理部５
２を起動し（Ｓ２３）、メインプロセッサ１と周辺デバ
イス制御部３にＷＲＳＴ信号を出力してメインプロセッ
サ１と周辺デバイス制御部３とを初期化する（Ｓ２４）
。コプロセッサ５はＷＲＳＴ信号を継続して出力しなが
らＨ／Ｗコンフィギュレーション処理部５３を起動し（
Ｓ２５）、Ｈ／Ｗコンフィギュレーションレジスタ４に
アクセスして周辺デバイス２の初期値を設定する（Ｓ２
６）。即ち、この設定によって、メインプロセッサ１は
周辺デバイス２へのアクセスに必要なＨ／Ｗ情報をＨ／
Ｗコンフィギュレーションレジスタ４から得て、その設
定に従ったアクセスを周辺デバイス２に対して行うこと
が可能となる。
Ｗ初期化の動作を、図７に示すフローチャートに基づい
て説明する。コンピュータシステムは、ＣＲＳＴ及びＷ
ＲＳＴの２系統のリセット信号により初期化される。電
源ＯＮ時、コプロセッサ５はシステムからのＣＲＳＴ信
号の入力によってＣＲＳＴ状態になる（Ｓ２１）。ＣＲ
ＳＴの解除によりＣＲＳＴ処理部５０１が起動され、コ
プロセッサ５自身の初期化を行う（Ｓ２２）。ＣＲＳＴ
処理が完了すると、コプロセッサ５はＷＲＳＴ処理部５
２を起動し（Ｓ２３）、メインプロセッサ１と周辺デバ
イス制御部３にＷＲＳＴ信号を出力してメインプロセッ
サ１と周辺デバイス制御部３とを初期化する（Ｓ２４）
。コプロセッサ５はＷＲＳＴ信号を継続して出力しなが
らＨ／Ｗコンフィギュレーション処理部５３を起動し（
Ｓ２５）、Ｈ／Ｗコンフィギュレーションレジスタ４に
アクセスして周辺デバイス２の初期値を設定する（Ｓ２
６）。即ち、この設定によって、メインプロセッサ１は
周辺デバイス２へのアクセスに必要なＨ／Ｗ情報をＨ／
Ｗコンフィギュレーションレジスタ４から得て、その設
定に従ったアクセスを周辺デバイス２に対して行うこと
が可能となる。
【００１０】設定が終了した後、コプロセッサ５はメイ
ンプロセッサ１と周辺デバイス制御部３とに対するＷＲ
ＳＴを解除し（Ｓ２７）、メインプロセッサ１は周辺デ
バイス２に対するアクセスを含むアプリケーションを実
行する（Ｓ２８）。
ンプロセッサ１と周辺デバイス制御部３とに対するＷＲ
ＳＴを解除し（Ｓ２７）、メインプロセッサ１は周辺デ
バイス２に対するアクセスを含むアプリケーションを実
行する（Ｓ２８）。
【００１１】また、メインプロセッサ１のアプリケーシ
ョンに障害が発生してメインプロセッサ１が暴走した場
合でも、メインプロセッサ１はＨ／Ｗコンフィギュレー
ションレジスタ４へのアクセスが不可能であるため、レ
ジスタの設定値が壊されることはない。コプロセッサ５
は、メインプロセッサ１の暴走を検知した後、例えばメ
インプロセッサ１を再スタートする場合、メインプロセ
ッサ１に対してＷＲＳＴ信号を出力してリセット動作を
行うが、このときはＣＲＳＴ信号は発生しないので、Ｈ
／Ｗコンフィギュレーションレジスタ４に対する初期設
定を再度実行する必要はない。
ョンに障害が発生してメインプロセッサ１が暴走した場
合でも、メインプロセッサ１はＨ／Ｗコンフィギュレー
ションレジスタ４へのアクセスが不可能であるため、レ
ジスタの設定値が壊されることはない。コプロセッサ５
は、メインプロセッサ１の暴走を検知した後、例えばメ
インプロセッサ１を再スタートする場合、メインプロセ
ッサ１に対してＷＲＳＴ信号を出力してリセット動作を
行うが、このときはＣＲＳＴ信号は発生しないので、Ｈ
／Ｗコンフィギュレーションレジスタ４に対する初期設
定を再度実行する必要はない。
【００１２】図２は本発明に係るコンピュータシステム
の第２の実施例構成を示すブロック図である。本実施例
では、第１の実施例におけるＨ／Ｗコンフィギュレーシ
ョンレジスタとしてアドレスデコード用のメモリマップ
設定レジスタを利用する。なお、図中、第１の実施例と
同一又は相当部分には同一番号を付し、その説明を省略
する。図中４１はＨ／Ｗの初期化、即ち、メモリコンフ
ィギュレーション（メモリマップを設定する）のための
メモリマップ設定レジスタである。メモリマップ設定レ
ジスタ４１は、メインプロセッサ１から与えられるアド
レスデータに基づいて、周辺デバイス２に対するセレク
ト信号（チップセレクト）を出力するアドレスデコード
部３１に接続されている。
の第２の実施例構成を示すブロック図である。本実施例
では、第１の実施例におけるＨ／Ｗコンフィギュレーシ
ョンレジスタとしてアドレスデコード用のメモリマップ
設定レジスタを利用する。なお、図中、第１の実施例と
同一又は相当部分には同一番号を付し、その説明を省略
する。図中４１はＨ／Ｗの初期化、即ち、メモリコンフ
ィギュレーション（メモリマップを設定する）のための
メモリマップ設定レジスタである。メモリマップ設定レ
ジスタ４１は、メインプロセッサ１から与えられるアド
レスデータに基づいて、周辺デバイス２に対するセレク
ト信号（チップセレクト）を出力するアドレスデコード
部３１に接続されている。
【００１３】メモリマップ設定レジスタ４１はメインプ
ロセッサ１に接続されておらず、コプロセッサ５のみが
メモリマップ設定レジスタ４１にアクセス可能であって
、メインプロセッサ１はアクセスできない構成となって
いる。なお、Ｈ／Ｗの初期化動作及びメインプロセッサ
１の暴走時の処理動作は第１の実施例と同様であって、
同様の効果が得られる。
ロセッサ１に接続されておらず、コプロセッサ５のみが
メモリマップ設定レジスタ４１にアクセス可能であって
、メインプロセッサ１はアクセスできない構成となって
いる。なお、Ｈ／Ｗの初期化動作及びメインプロセッサ
１の暴走時の処理動作は第１の実施例と同様であって、
同様の効果が得られる。
【００１４】図３は本発明に係るコンピュータシステム
の第３の実施例構成を示すブロック図である。本実施例
では第１の実施例におけるＨ／Ｗコンフィギュレーショ
ンレジスタとしてウォッチドッグタイマ（以下、ＷＤＴ
と略記する）用の設定レジスタを利用する。なお、図中
、第１の実施例と同一又は相当部分には同一番号を付し
、その説明を省略する。図中６はメインプロセッサ１の
アプリケーションの暴走を監視するウォッチドッグタイ
マ（以下、ＷＤＴと略記する）、４２はＷＤＴ６に接続
されており、ＷＤＴ６の動作をイネーブルとするかディ
セーブルとするかの設定及びＷＤＴ６の監視時間の設定
のためのＷＤＴ設定レジスタである。
の第３の実施例構成を示すブロック図である。本実施例
では第１の実施例におけるＨ／Ｗコンフィギュレーショ
ンレジスタとしてウォッチドッグタイマ（以下、ＷＤＴ
と略記する）用の設定レジスタを利用する。なお、図中
、第１の実施例と同一又は相当部分には同一番号を付し
、その説明を省略する。図中６はメインプロセッサ１の
アプリケーションの暴走を監視するウォッチドッグタイ
マ（以下、ＷＤＴと略記する）、４２はＷＤＴ６に接続
されており、ＷＤＴ６の動作をイネーブルとするかディ
セーブルとするかの設定及びＷＤＴ６の監視時間の設定
のためのＷＤＴ設定レジスタである。
【００１５】ＷＤＴ設定レジスタ４２にメインプロセッ
サ１は接続されておらず、コプロセッサ５のみがＷＤＴ
設定レジスタ４２にアクセス可能であって、メインプロ
セッサ１はアクセスできない構成となっている。また、
ＷＤＴエラー時のエラー情報はＷＤＴ設定レジスタ４２
に格納されてコプロセッサ５により読み出しが可能であ
る。なお、Ｈ／Ｗの初期化動作及びメインプロセッサ１
の暴走時の処理動作については第１の実施例と同様であ
り、第１の実施例と同様の効果が得られる。
サ１は接続されておらず、コプロセッサ５のみがＷＤＴ
設定レジスタ４２にアクセス可能であって、メインプロ
セッサ１はアクセスできない構成となっている。また、
ＷＤＴエラー時のエラー情報はＷＤＴ設定レジスタ４２
に格納されてコプロセッサ５により読み出しが可能であ
る。なお、Ｈ／Ｗの初期化動作及びメインプロセッサ１
の暴走時の処理動作については第１の実施例と同様であ
り、第１の実施例と同様の効果が得られる。
【００１６】図４は本発明に係るコンピュータシステム
の第４の実施例構成を示すブロック図である。本実施例
では、第１の実施例におけるＨ／Ｗコンフィギュレーシ
ョンレジスタとして、周辺デバイスからメインプロセッ
サへ返されるＲＥＡＤＹ信号のタイムアウト時間設定用
のレジスタを利用する。なお、図中、第１の実施例と同
一又は相当部分には同一番号を付し、その説明を省略す
る。図中７は周辺デバイス２からメインプロセッサ１に
返すＲＥＡＤＹ信号のタイムアウトを監視するＲＥＡＤ
Ｙタイムアウト監視部、４３はＲＥＡＤＹタイムアウト
監視部７に接続されており、ＲＥＡＤＹタイムアウト監
視部７の動作をイネーブルとするかディセーブルとする
かの設定及びＲＥＡＤＹタイムアウト時間の設定のため
のＲＥＡＤＹタイムアウト設定レジスタである。
の第４の実施例構成を示すブロック図である。本実施例
では、第１の実施例におけるＨ／Ｗコンフィギュレーシ
ョンレジスタとして、周辺デバイスからメインプロセッ
サへ返されるＲＥＡＤＹ信号のタイムアウト時間設定用
のレジスタを利用する。なお、図中、第１の実施例と同
一又は相当部分には同一番号を付し、その説明を省略す
る。図中７は周辺デバイス２からメインプロセッサ１に
返すＲＥＡＤＹ信号のタイムアウトを監視するＲＥＡＤ
Ｙタイムアウト監視部、４３はＲＥＡＤＹタイムアウト
監視部７に接続されており、ＲＥＡＤＹタイムアウト監
視部７の動作をイネーブルとするかディセーブルとする
かの設定及びＲＥＡＤＹタイムアウト時間の設定のため
のＲＥＡＤＹタイムアウト設定レジスタである。
【００１７】ＲＥＡＤＹタイムアウト設定レジスタ４３
はメインプロセッサ１に接続されておらず、コプロセッ
サ５のみがＲＥＡＤＹタイムアウト設定レジスタ４３に
アクセス可能であって、メインプロセッサ１はアクセス
できない構成となっている。また、ＲＥＡＤＹタイムア
ウトエラーの場合のエラー情報はＲＥＡＤＹタイムアウ
ト設定レジスタ４３に格納されてコプロセッサ５による
読み出しが可能である。なお、Ｈ／Ｗの初期化動作及び
メインプロセッサ１の暴走時の処理動作は第１の実施例
と同様であって、第１の実施例と同様の効果が得られる
。
はメインプロセッサ１に接続されておらず、コプロセッ
サ５のみがＲＥＡＤＹタイムアウト設定レジスタ４３に
アクセス可能であって、メインプロセッサ１はアクセス
できない構成となっている。また、ＲＥＡＤＹタイムア
ウトエラーの場合のエラー情報はＲＥＡＤＹタイムアウ
ト設定レジスタ４３に格納されてコプロセッサ５による
読み出しが可能である。なお、Ｈ／Ｗの初期化動作及び
メインプロセッサ１の暴走時の処理動作は第１の実施例
と同様であって、第１の実施例と同様の効果が得られる
。
【００１８】図５は本発明に係るコンピュータシステム
の第５の実施例構成を示すブロック図である。本実施例
では第１の実施例におけるＨ／Ｗコンフィギュレーショ
ンレジスタとして、キャッシュメモリのエリア，サイズ
等の設定用のレジスタを利用する。なお、図中、第１の
実施例と同一又は相当部分には同一番号を付し、その説
明を省略する。図中、８はキャッシュメモリ、９はキャ
ッシュメモリをコントロールするキャッシュコントロー
ル部、４４はキャッシュコントロール部９に接続されて
おり、キャッシュコントロール部９の動作をイネーブル
とするかディセーブルとするかの設定及びキャッシュメ
モリ８のエリア，サイズを設定するためのキャッシュ設
定レジスタである。
の第５の実施例構成を示すブロック図である。本実施例
では第１の実施例におけるＨ／Ｗコンフィギュレーショ
ンレジスタとして、キャッシュメモリのエリア，サイズ
等の設定用のレジスタを利用する。なお、図中、第１の
実施例と同一又は相当部分には同一番号を付し、その説
明を省略する。図中、８はキャッシュメモリ、９はキャ
ッシュメモリをコントロールするキャッシュコントロー
ル部、４４はキャッシュコントロール部９に接続されて
おり、キャッシュコントロール部９の動作をイネーブル
とするかディセーブルとするかの設定及びキャッシュメ
モリ８のエリア，サイズを設定するためのキャッシュ設
定レジスタである。
【００１９】キャッシュ設定レジスタ４４はメインプロ
セッサ１に接続されておらず、コプロセッサ５のみがキ
ャッシュ設定レジスタ４４にアクセス可能であって、メ
インプロセッサ１はアクセスできない構成となっている
。Ｈ／Ｗの初期化動作及びメインプロセッサ１の暴走時
の処理動作については第１の実施例と同様であって、第
１の実施例と同様の効果が得られる。
セッサ１に接続されておらず、コプロセッサ５のみがキ
ャッシュ設定レジスタ４４にアクセス可能であって、メ
インプロセッサ１はアクセスできない構成となっている
。Ｈ／Ｗの初期化動作及びメインプロセッサ１の暴走時
の処理動作については第１の実施例と同様であって、第
１の実施例と同様の効果が得られる。
【００２０】図６は本発明に係るコンピュータシステム
の第６の実施例構成を示すブロック図である。なお、図
中、第１の実施例と同一又は相当部分には同一番号を付
し、その説明を省略する。図中、１１１〜１１ｎは、メ
インプロセッサ１，メモリ，設定レジスタ等のＨ／Ｗ１
２ｎ及び電源ＯＮ時のリセットシーケンス及びＨ／Ｗコ
ンフィギュレーションを行うコプロセッサ５ｎを内蔵す
るＩＣカードである。コプロセッサ５１〜５ｎは、ＣＲ
ＳＴ処理部，ＷＲＳＴ処理部及びＨ／Ｗコンフィギュレ
ーション処理部を備える。また、図中１３は、ＩＣカー
ド１１１〜１１ｎ各別のＨ／Ｗ初期値を管理するシステ
ム初期化管理プログラム１３Ａを有し、コプロセッサ５
１〜５ｎに対して初期化要求を行うシステム初期化管理
カードであり、初期化管理カード１３はバス１０を介し
て接続されるＩＣカード１１１〜１１ｎそれぞれのＨ／
Ｗ１２１〜１２ｎの初期化を管理する。また、ＩＣカー
ド１１１〜１１ｎ内部において、Ｈ／Ｗ初期値の設定レ
ジスタはメインプロセッサ１に接続されておらず、コプ
ロセッサ５１〜５ｎのみが設定レジスタにアクセス可能
であって、メインプロセッサ１はこの設定レジスタにア
クセスできない構成である。
の第６の実施例構成を示すブロック図である。なお、図
中、第１の実施例と同一又は相当部分には同一番号を付
し、その説明を省略する。図中、１１１〜１１ｎは、メ
インプロセッサ１，メモリ，設定レジスタ等のＨ／Ｗ１
２ｎ及び電源ＯＮ時のリセットシーケンス及びＨ／Ｗコ
ンフィギュレーションを行うコプロセッサ５ｎを内蔵す
るＩＣカードである。コプロセッサ５１〜５ｎは、ＣＲ
ＳＴ処理部，ＷＲＳＴ処理部及びＨ／Ｗコンフィギュレ
ーション処理部を備える。また、図中１３は、ＩＣカー
ド１１１〜１１ｎ各別のＨ／Ｗ初期値を管理するシステ
ム初期化管理プログラム１３Ａを有し、コプロセッサ５
１〜５ｎに対して初期化要求を行うシステム初期化管理
カードであり、初期化管理カード１３はバス１０を介し
て接続されるＩＣカード１１１〜１１ｎそれぞれのＨ／
Ｗ１２１〜１２ｎの初期化を管理する。また、ＩＣカー
ド１１１〜１１ｎ内部において、Ｈ／Ｗ初期値の設定レ
ジスタはメインプロセッサ１に接続されておらず、コプ
ロセッサ５１〜５ｎのみが設定レジスタにアクセス可能
であって、メインプロセッサ１はこの設定レジスタにア
クセスできない構成である。
【００２１】次に、第６の実施例によるＨ／Ｗ初期化の
動作について、図８に示すシステム初期化管理カード１
３による初期化要求の手順を示すフローチャート及び図
９に示すＩＣカード１１１〜１１ｎに内蔵されたコプロ
セッサ５１〜５ｎによる初期化の手順を示すフローチャ
ートに基づいて説明する。電源のＯＮ時、システム初期
化管理プログラム１３Ａの実行（Ｓ３１）により、シス
テム初期化管理カード１３からバス１０を経由してＩＣ
カード１１１〜１１ｎのコプロセッサ５１〜５ｎにＨ／
Ｗの初期化要求が通知される（Ｓ３２）。このとき、Ｉ
Ｃカード１１１〜１１ｎは、コプロセッサ５１〜５ｎに
より、第１の実施例と同様のＣＲＳＴ信号の入力（Ｓ４
１）からＷＲＳＴ信号出力（Ｓ４４）までのリセットシ
ーケンスを終了してシステム初期化管理カード１３から
のＨ／Ｗ初期化要求待ちの状態にある（Ｓ４５）。コプ
ロセッサ５１〜５ｎは、システム初期化管理カード１３
からＨ／Ｗ初期化要求を受けるとＨ／Ｗコンフィギュレ
ーション部を起動し（Ｓ４６）、ＩＣカード１１１〜１
１ｎそれぞれの対応するＨ／Ｗ１２１〜１２ｎの初期設
定を行う（Ｓ４７）。ＷＲＳＴが解除されると（Ｓ４８
）、メインプロセッサ１はアプリケーション実行可能と
なる（Ｓ４９）。なお、ＩＣカード１１１〜１１ｎ内部
におけるメインプロセッサ１の暴走時の処理動作は前述
の実施例と同様である。
動作について、図８に示すシステム初期化管理カード１
３による初期化要求の手順を示すフローチャート及び図
９に示すＩＣカード１１１〜１１ｎに内蔵されたコプロ
セッサ５１〜５ｎによる初期化の手順を示すフローチャ
ートに基づいて説明する。電源のＯＮ時、システム初期
化管理プログラム１３Ａの実行（Ｓ３１）により、シス
テム初期化管理カード１３からバス１０を経由してＩＣ
カード１１１〜１１ｎのコプロセッサ５１〜５ｎにＨ／
Ｗの初期化要求が通知される（Ｓ３２）。このとき、Ｉ
Ｃカード１１１〜１１ｎは、コプロセッサ５１〜５ｎに
より、第１の実施例と同様のＣＲＳＴ信号の入力（Ｓ４
１）からＷＲＳＴ信号出力（Ｓ４４）までのリセットシ
ーケンスを終了してシステム初期化管理カード１３から
のＨ／Ｗ初期化要求待ちの状態にある（Ｓ４５）。コプ
ロセッサ５１〜５ｎは、システム初期化管理カード１３
からＨ／Ｗ初期化要求を受けるとＨ／Ｗコンフィギュレ
ーション部を起動し（Ｓ４６）、ＩＣカード１１１〜１
１ｎそれぞれの対応するＨ／Ｗ１２１〜１２ｎの初期設
定を行う（Ｓ４７）。ＷＲＳＴが解除されると（Ｓ４８
）、メインプロセッサ１はアプリケーション実行可能と
なる（Ｓ４９）。なお、ＩＣカード１１１〜１１ｎ内部
におけるメインプロセッサ１の暴走時の処理動作は前述
の実施例と同様である。
【００２２】以上のようなマルチプロセッサシステムは
、ＩＣカードのＨ／Ｗ構成に応じて各ＩＣカード１１１
〜１１ｎのコプロセッサ５１〜５ｎに設けられたＨ／Ｗ
コンフィギュレーション処理部を変更しなくても、シス
テム初期化管理カード１３のシステム初期化管理プログ
ラム１３Ａによってシステムの初期化データを管理して
おき、変更時にはシステム初期化プログラム１３Ａのデ
ータの変更によって、各ＩＣカードのコプロセッサへは
変更されたＨ／Ｗ初期化データを通知する構成であるの
での、ＩＣカードに適したＨ／Ｗ初期化の管理を容易に
行える。
、ＩＣカードのＨ／Ｗ構成に応じて各ＩＣカード１１１
〜１１ｎのコプロセッサ５１〜５ｎに設けられたＨ／Ｗ
コンフィギュレーション処理部を変更しなくても、シス
テム初期化管理カード１３のシステム初期化管理プログ
ラム１３Ａによってシステムの初期化データを管理して
おき、変更時にはシステム初期化プログラム１３Ａのデ
ータの変更によって、各ＩＣカードのコプロセッサへは
変更されたＨ／Ｗ初期化データを通知する構成であるの
での、ＩＣカードに適したＨ／Ｗ初期化の管理を容易に
行える。
【００２３】
【発明の効果】以上のように、本発明に係わるコンピュ
ータシステムは、メインプロセッサのリセット期間中に
、メインプロセッサとは別に独立して動作するコプロセ
ッサによってシステムのＨ／Ｗを初期化するとともに、
メインプロセッサによる初期値設定レジスタのアクセス
を不可能としたので、ディップスイッチ，ジャンパ等の
設定誤りによる障害の発生を回避できるとともに、メイ
ンプロセッサの暴走による重大な障害の発生を防止する
という優れた効果を奏する。
ータシステムは、メインプロセッサのリセット期間中に
、メインプロセッサとは別に独立して動作するコプロセ
ッサによってシステムのＨ／Ｗを初期化するとともに、
メインプロセッサによる初期値設定レジスタのアクセス
を不可能としたので、ディップスイッチ，ジャンパ等の
設定誤りによる障害の発生を回避できるとともに、メイ
ンプロセッサの暴走による重大な障害の発生を防止する
という優れた効果を奏する。
【図１】本発明に係るコンピュータシステムの第１の実
施例構成を示すブロック図である。
施例構成を示すブロック図である。
【図２】本発明に係るコンピュータシステムの第２の実
施例構成を示すブロック図である。
施例構成を示すブロック図である。
【図３】本発明に係るコンピュータシステムの第３の実
施例構成を示すブロック図である。
施例構成を示すブロック図である。
【図４】本発明に係るコンピュータシステムの第４の実
施例構成を示すブロック図である。
施例構成を示すブロック図である。
【図５】本発明に係るコンピュータシステムの第５の実
施例構成を示すブロック図である。
施例構成を示すブロック図である。
【図６】本発明に係るコンピュータシステムの第６の実
施例構成を示すブロック図である。
施例構成を示すブロック図である。
【図７】本発明に係るコンピュータシステムの第１〜第
５の実施例によるＨ／Ｗ初期化の動作を説明するフロー
チャートである。
５の実施例によるＨ／Ｗ初期化の動作を説明するフロー
チャートである。
【図８】本発明に係るコンピュータシステムの第６の実
施例によるＨ／Ｗ初期化の動作を説明するフローチャー
トである。
施例によるＨ／Ｗ初期化の動作を説明するフローチャー
トである。
【図９】本発明に係るコンピュータシステムの第６の実
施例によるＨ／Ｗ初期化の動作を説明するフローチャー
トである。
施例によるＨ／Ｗ初期化の動作を説明するフローチャー
トである。
【図１０】従来のコンピュータシステムの構成を示すブ
ロック図である。
ロック図である。
【図１１】従来のコンピュータシステムによるＨ／Ｗ初
期化の動作を説明するフローチャートである。
期化の動作を説明するフローチャートである。
１ メインプロセッサ
２ 周辺デバイス
３ 周辺デバイス制御部
４ Ｈ／Ｗコンフィギュレーションレジスタ
５ コプロセッサ ６ ＷＤＴ ７ ＲＥＡＤＹ監視部 ８ キャッシュメモリ ９ キャッシュコントロール部１０
バス １３ システム初期化管理カード１３Ａ シス
テム初期化管理プログラム２２ 周辺デバイスコ
ントロール部４１ メモリマップ設定レジスタ４
２ ＷＤＴ設定レジスタ ４３ ＲＥＡＤＹタイムアウト設定レジスタ４４
キャッシュ設定レジスタ ５１ 〜５ｎ コプロセッサ １１１〜１１ｎ ＩＣカード １２１〜１２ｎ Ｈ／Ｗ ５０１ ＣＲＳＴ処理部 ５０２ ＷＲＳＴ処理部
５ コプロセッサ ６ ＷＤＴ ７ ＲＥＡＤＹ監視部 ８ キャッシュメモリ ９ キャッシュコントロール部１０
バス １３ システム初期化管理カード１３Ａ シス
テム初期化管理プログラム２２ 周辺デバイスコ
ントロール部４１ メモリマップ設定レジスタ４
２ ＷＤＴ設定レジスタ ４３ ＲＥＡＤＹタイムアウト設定レジスタ４４
キャッシュ設定レジスタ ５１ 〜５ｎ コプロセッサ １１１〜１１ｎ ＩＣカード １２１〜１２ｎ Ｈ／Ｗ ５０１ ＣＲＳＴ処理部 ５０２ ＷＲＳＴ処理部
Claims (1)
- 【請求項１】 メインプロセッサが周辺デバイスにア
クセスしてアプリケーションの実行が可能となるように
、構成ハードウェアを初期化するコンピュータシステム
において、ハードウェアの初期値を設定する手段を有し
、メインプロセッサと独立して動作するコプロセッサと
、コプロセッサが設定する初期値を記憶するレジスタと
、ハードウェアの初期化をコプロセッサに要求する手段
と、メインプロセッサによる前記レジスタのアクセスを
不可能とする手段とを備えたことを特徴とするコンピュ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082392A JP2592360B2 (ja) | 1991-04-15 | 1991-04-15 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082392A JP2592360B2 (ja) | 1991-04-15 | 1991-04-15 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315211A true JPH04315211A (ja) | 1992-11-06 |
| JP2592360B2 JP2592360B2 (ja) | 1997-03-19 |
Family
ID=13773313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082392A Expired - Fee Related JP2592360B2 (ja) | 1991-04-15 | 1991-04-15 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564054A (en) * | 1994-08-25 | 1996-10-08 | International Business Machines Corporation | Fail-safe computer boot apparatus and method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626335A (ja) * | 1985-07-02 | 1987-01-13 | Nec Corp | デ−タ処理システム |
| JPH01230111A (ja) * | 1988-03-10 | 1989-09-13 | Fujitsu Ltd | 電源制御方式 |
| JPH02252049A (ja) * | 1989-03-24 | 1990-10-09 | Mitsubishi Electric Corp | マルチプロセッサ構成電子計算機の初期化制御方式 |
-
1991
- 1991-04-15 JP JP3082392A patent/JP2592360B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626335A (ja) * | 1985-07-02 | 1987-01-13 | Nec Corp | デ−タ処理システム |
| JPH01230111A (ja) * | 1988-03-10 | 1989-09-13 | Fujitsu Ltd | 電源制御方式 |
| JPH02252049A (ja) * | 1989-03-24 | 1990-10-09 | Mitsubishi Electric Corp | マルチプロセッサ構成電子計算機の初期化制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564054A (en) * | 1994-08-25 | 1996-10-08 | International Business Machines Corporation | Fail-safe computer boot apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2592360B2 (ja) | 1997-03-19 |
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