JPH02253663A - Ｍｏｓキャパシタ - Google Patents
ＭｏｓキャパシタInfo
- Publication number
- JPH02253663A JPH02253663A JP7571689A JP7571689A JPH02253663A JP H02253663 A JPH02253663 A JP H02253663A JP 7571689 A JP7571689 A JP 7571689A JP 7571689 A JP7571689 A JP 7571689A JP H02253663 A JPH02253663 A JP H02253663A
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- JP
- Japan
- Prior art keywords
- electrode
- mos capacitor
- oxide film
- electrodes
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高周波高出力トランジスタのインピーダン
ス整合に用いろＭＯＳキャパシタに関するものである。
ス整合に用いろＭＯＳキャパシタに関するものである。
第４図は従来のＭＯＳキャパシタの一生面を示す平面図
であり、第５図は、第４図のＢ−Ｂ徐による断面図であ
る。これらの図において、１は低抵抗半導体基板、２は
この低抵抗半導体基板１の１主面上に熱酸化等の方法に
よって形成された酸化膜、３ａ、３ｂはこの酸化膜２上
に形成された電極、４は前記低抵抗半導体基板１の他主
面全面に形成された裏面電極である。なお、酸化膜２上
に形成された電極３ａ、３ｂは等価である。
であり、第５図は、第４図のＢ−Ｂ徐による断面図であ
る。これらの図において、１は低抵抗半導体基板、２は
この低抵抗半導体基板１の１主面上に熱酸化等の方法に
よって形成された酸化膜、３ａ、３ｂはこの酸化膜２上
に形成された電極、４は前記低抵抗半導体基板１の他主
面全面に形成された裏面電極である。なお、酸化膜２上
に形成された電極３ａ、３ｂは等価である。
次に製造工程について説明する。
まず、低抵抗半導体基板１の１主面上に熱酸化等の方法
により、設計条件厚となるように酸化膜２を形成する。
により、設計条件厚となるように酸化膜２を形成する。
次に酸化膜２上に写真製版工程により電極３ａ、３ｂを
形成する。次に低抵抗半導体基板１の他主面全面に裏面
電極４を形成する。
形成する。次に低抵抗半導体基板１の他主面全面に裏面
電極４を形成する。
上記の工程により製造されたＭＯＳキャパシタの容量は
、酸化膜２の誘電率およびその厚みと、電極３ａ、３ｂ
の面積で決定される。
、酸化膜２の誘電率およびその厚みと、電極３ａ、３ｂ
の面積で決定される。
従来のＭＯＳキャパシタは以）のように構成されている
ので、複数種の容量のＭＯＳキャパシタが必要な場合、
個々の容量をもつＭＯＳキャパシタを組み合わせるか、
１チツプ内に様々な面積の電極を゛形成しなければなら
ない。このような方法では、高精度を要求されるグイボ
ンディング工程において、工程数の増加、各工程に必要
な時間が増加する。また、種々の電極面積を１チツプ内
に形成してしまうと、ＭＯＳキャパシタの種類を増やさ
ねばならなくなり、ワイヤボンディング工程においても
、機種毎に工程が異なってしまう等の問題点があフな。
ので、複数種の容量のＭＯＳキャパシタが必要な場合、
個々の容量をもつＭＯＳキャパシタを組み合わせるか、
１チツプ内に様々な面積の電極を゛形成しなければなら
ない。このような方法では、高精度を要求されるグイボ
ンディング工程において、工程数の増加、各工程に必要
な時間が増加する。また、種々の電極面積を１チツプ内
に形成してしまうと、ＭＯＳキャパシタの種類を増やさ
ねばならなくなり、ワイヤボンディング工程においても
、機種毎に工程が異なってしまう等の問題点があフな。
この発明は、上記のような問題点を解消するためになさ
れたもので、ｌチップ内に同面積電極で容量の異なるキ
ャパシタを形成することで、グイボンディング工程の標
準化が行えるＭＯＳキャパシタを得ることを目的とする
。
れたもので、ｌチップ内に同面積電極で容量の異なるキ
ャパシタを形成することで、グイボンディング工程の標
準化が行えるＭＯＳキャパシタを得ることを目的とする
。
乙のＭ明に係るＭＯＳキャパシタは、同一チップ内に形
成された複数の同一面積の電極のうち所要の電極直下の
絶縁膜厚を変えることにより、異なる容量のキャパシタ
を形成したものである。
成された複数の同一面積の電極のうち所要の電極直下の
絶縁膜厚を変えることにより、異なる容量のキャパシタ
を形成したものである。
この発明におけるＭＯＳキャパシタにおいては、所要の
電極直下の絶縁膜厚を変えることにより容量の異なるキ
ャパシタを形成したことから、１チツプ内に同一面積電
極でありながら様々な容量を持つキャパシタが形成でき
る。
電極直下の絶縁膜厚を変えることにより容量の異なるキ
ャパシタを形成したことから、１チツプ内に同一面積電
極でありながら様々な容量を持つキャパシタが形成でき
る。
以下、この発明の一実施例を図面について説明する。
第１図〜第３図はこの発明のＭＯＳキャパシタの一実施
例を示す図で、第１図はＭＯＳキャパシタの上面図、第
２図は、第１図の製造工程のうち写真製版工程の一部を
表すＡ−Ａ、ｌによる断面図、第３図は、第１図のＡ−
Ａ線による断面図である。
例を示す図で、第１図はＭＯＳキャパシタの上面図、第
２図は、第１図の製造工程のうち写真製版工程の一部を
表すＡ−Ａ、ｌによる断面図、第３図は、第１図のＡ−
Ａ線による断面図である。
これらの図において、１は低抵抗半導体基板、２はこの
低抵抗半導体基板１の一生面上に熱酸化等の方法によっ
て形成された酸化膜、６は前記酸化膜２上に選択エツチ
ングを行うために塗布されたフォトレジスト、５はとの
フォトレジスト６をマスクにして写真製版を行った後、
被しジスト現像部がエツチングされたエツチング部で、
これにより酸化膜２の膜厚が局所的に薄くなる。３ａは
前記酸化膜２上の非エツチング部に形成された電極、３
ｂは同じくエツチング部５に形成された電極である。
低抵抗半導体基板１の一生面上に熱酸化等の方法によっ
て形成された酸化膜、６は前記酸化膜２上に選択エツチ
ングを行うために塗布されたフォトレジスト、５はとの
フォトレジスト６をマスクにして写真製版を行った後、
被しジスト現像部がエツチングされたエツチング部で、
これにより酸化膜２の膜厚が局所的に薄くなる。３ａは
前記酸化膜２上の非エツチング部に形成された電極、３
ｂは同じくエツチング部５に形成された電極である。
次に製造工程について説明する。
まず、低抵抗半導体基板１の一生面上に熱酸化等の方法
により、設計条件厚となるように酸化膜２を形成する。
により、設計条件厚となるように酸化膜２を形成する。
次にフォトレジスト６２上全面に塗布し、写真製版工程
で、被酸化膜選択エツチング部のフォトレジスト らに、第２図に示すように、フォトレジスト６をマスク
として被現像部直下の酸化膜２をエツチングし、他の酸
化膜２より膜厚の薄いエツチング部５を形成する。次に
フォトレジスト６を除去した後、第３図に示すように、
非エツチング部の酸化膜２上に電極３ａを形成し、エツ
チング部５の薄くなった酸化膜２上に電極３ｂを形成す
る。次に低抵抗半導体基板１の他の主面に裏面電極４を
形成して、この発明のＭＯＳキャパシタは完成する。
で、被酸化膜選択エツチング部のフォトレジスト らに、第２図に示すように、フォトレジスト６をマスク
として被現像部直下の酸化膜２をエツチングし、他の酸
化膜２より膜厚の薄いエツチング部５を形成する。次に
フォトレジスト６を除去した後、第３図に示すように、
非エツチング部の酸化膜２上に電極３ａを形成し、エツ
チング部５の薄くなった酸化膜２上に電極３ｂを形成す
る。次に低抵抗半導体基板１の他の主面に裏面電極４を
形成して、この発明のＭＯＳキャパシタは完成する。
電極３ａとエツチング部５の電極３ｂは同一面積として
も、エツチング部５に形成した酸化膜上電極３ｂ下の酸
化膜２の膜厚の方が薄いので、電極３ｂ直下のキャパシ
タの容量が電極３ａ直下のものより大きくなる。
も、エツチング部５に形成した酸化膜上電極３ｂ下の酸
化膜２の膜厚の方が薄いので、電極３ｂ直下のキャパシ
タの容量が電極３ａ直下のものより大きくなる。
なお、上記実施例では、キャパシタの誘電体として酸化
膜２を用いたが、これに限らず窒化膜でも同等の効果を
奏する。また、酸化ｙＡ２のエツチング工程は１回に限
らず数回繰り返せば、ざら？こ、同一チップ内に同一面
積を有する電極を用いても様々な容量のキャパシタを構
成することができる。
膜２を用いたが、これに限らず窒化膜でも同等の効果を
奏する。また、酸化ｙＡ２のエツチング工程は１回に限
らず数回繰り返せば、ざら？こ、同一チップ内に同一面
積を有する電極を用いても様々な容量のキャパシタを構
成することができる。
また、上記実施例においては、エツチング部５の酸化膜
２の面積は、このエツチング部５に形成した電極３ｂよ
り大きくしたが、これは膜厚と容量の関係を単純な関係
式に適合させるだけのものであって、面積の差はあって
もかまわない。
２の面積は、このエツチング部５に形成した電極３ｂよ
り大きくしたが、これは膜厚と容量の関係を単純な関係
式に適合させるだけのものであって、面積の差はあって
もかまわない。
以上説明したようにこの発明は、異なる容量のキャパシ
タを形成する電極直下の絶縁膜を選択エツチングして絶
縁膜の膜厚を薄くしたエツチング部を形成し、このエツ
チング部に電極を形成したので、ＭＯＳキャパシタを構
成する１チツプ内に同−電極面積を用いても様々な容量
を有するキャパシタを形成できる。したがって、アセン
ブリ工程におけるグイボンディング工程の省力化がはか
れるとともに、ワイヤボンディング工程の標準化が図れ
るという効果がある。
タを形成する電極直下の絶縁膜を選択エツチングして絶
縁膜の膜厚を薄くしたエツチング部を形成し、このエツ
チング部に電極を形成したので、ＭＯＳキャパシタを構
成する１チツプ内に同−電極面積を用いても様々な容量
を有するキャパシタを形成できる。したがって、アセン
ブリ工程におけるグイボンディング工程の省力化がはか
れるとともに、ワイヤボンディング工程の標準化が図れ
るという効果がある。
第１図〜第３図はこの発明のＭＯＳキャパシタの一実施
例を示すもので、第１図はＭＯＳキャパシタの上面図、
第２図は、第１図の製造工程のうち写真製版工程の一部
を示すＡ−Ａ綿による断面図、第３図は、第１図のＡ−
Ａ１４！による断面図、第４図は従来のＭＯＳキャパシ
タの上面図、第５図は、第４図のＢ−Ｂ１４Ｋによる断
面図である。 図において、１は低抵抗半導体基板、２は酸化膜、３ａ
、３ｂは酸化股上の電極、４は裏面電極、５はエツチン
グ部、６はフォトレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 第 第 図 図 代理人 大 岩 増 雄 （外２名）＠面Ｖ楊 第 図 手 続 補 正置（自発） 平成 雇ｉ汀 ｌ ５月 ３、補正をする者 代表者 岐 守 哉 第 図 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書の第３頁３行の［工程数の増加、各工程」
を、Ｕ工程数、各工程」と補正する。 （３）同じく第３頁１７行、第４頁１行、第６頁１７行
の「電極直下」を、いずれも「金属電極直下」と補正す
る。 （４）同じく第６頁１７行の「絶縁膜」を、「絶縁体膜
」と補正する。 特許請求の範囲 の組み合わせを Ｓキャパシタ。 能としたことを特徴とするＭＯ 以 上
例を示すもので、第１図はＭＯＳキャパシタの上面図、
第２図は、第１図の製造工程のうち写真製版工程の一部
を示すＡ−Ａ綿による断面図、第３図は、第１図のＡ−
Ａ１４！による断面図、第４図は従来のＭＯＳキャパシ
タの上面図、第５図は、第４図のＢ−Ｂ１４Ｋによる断
面図である。 図において、１は低抵抗半導体基板、２は酸化膜、３ａ
、３ｂは酸化股上の電極、４は裏面電極、５はエツチン
グ部、６はフォトレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 第 第 図 図 代理人 大 岩 増 雄 （外２名）＠面Ｖ楊 第 図 手 続 補 正置（自発） 平成 雇ｉ汀 ｌ ５月 ３、補正をする者 代表者 岐 守 哉 第 図 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書の第３頁３行の［工程数の増加、各工程」
を、Ｕ工程数、各工程」と補正する。 （３）同じく第３頁１７行、第４頁１行、第６頁１７行
の「電極直下」を、いずれも「金属電極直下」と補正す
る。 （４）同じく第６頁１７行の「絶縁膜」を、「絶縁体膜
」と補正する。 特許請求の範囲 の組み合わせを Ｓキャパシタ。 能としたことを特徴とするＭＯ 以 上
Claims (1)
- 半導体基板上に形成された絶縁膜上に同一面積の複数の
電極が形成されたＭＯＳキャパシタにおいて、異なる容
量のキャパシタを形成する電極直下の前記絶縁膜を選択
エッチングして前記絶縁膜の膜厚を薄くしたエッチング
部を形成し、このエッチング部に前記電極を形成したこ
とを特徴とするＭＯＳキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7571689A JPH02253663A (ja) | 1989-03-27 | 1989-03-27 | Ｍｏｓキャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7571689A JPH02253663A (ja) | 1989-03-27 | 1989-03-27 | Ｍｏｓキャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253663A true JPH02253663A (ja) | 1990-10-12 |
Family
ID=13584253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7571689A Pending JPH02253663A (ja) | 1989-03-27 | 1989-03-27 | Ｍｏｓキャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253663A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142762A (ja) * | 1984-12-17 | 1986-06-30 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-03-27 JP JP7571689A patent/JPH02253663A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142762A (ja) * | 1984-12-17 | 1986-06-30 | Seiko Epson Corp | 半導体装置 |
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