JPS60257554A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60257554A JPS60257554A JP59115873A JP11587384A JPS60257554A JP S60257554 A JPS60257554 A JP S60257554A JP 59115873 A JP59115873 A JP 59115873A JP 11587384 A JP11587384 A JP 11587384A JP S60257554 A JPS60257554 A JP S60257554A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate oxide
- layer
- polycrystalline
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、デバイスパターン上のキャパシタ部の面積
の縮少を容量を変えないで可能にした半導体集積回路に
関するものである。
の縮少を容量を変えないで可能にした半導体集積回路に
関するものである。
従来の半導体集積回路では２つの導゛亀物質問を互いの
ノイズを考慮した均一の厚さを持つ絶縁膜で隔っており
、キャパシタを形成する部分のＰ３詠膜の厚さも同じで
あったため容量もこの絶縁膜の厚さに依存していた。こ
の種の回路の構成例ン第１図によって説明する。
ノイズを考慮した均一の厚さを持つ絶縁膜で隔っており
、キャパシタを形成する部分のＰ３詠膜の厚さも同じで
あったため容量もこの絶縁膜の厚さに依存していた。こ
の種の回路の構成例ン第１図によって説明する。
第１図において、１は半導体基板、２はフィールド酸化
膜、３は第１多結晶Ｓｔ層、４はゲート酸化膜、５は第
２多結晶Ｓ１層である。
膜、３は第１多結晶Ｓｔ層、４はゲート酸化膜、５は第
２多結晶Ｓ１層である。
次に動作について説明する。
第１多結晶Ｓｔ層３と第２多結晶Ｓｉ層５０間に電位欠
与える。このときゲート酸化膜４に電荷か蓄えられ、第
１多結晶Ｓｔ層３と第２多結晶Ｓｉ層５およびゲート酸
化膜４がキャパシタとして動作する。
与える。このときゲート酸化膜４に電荷か蓄えられ、第
１多結晶Ｓｔ層３と第２多結晶Ｓｉ層５およびゲート酸
化膜４がキャパシタとして動作する。
この従来の半導体集積回路は第２図（ａ）に示すように
第１多結晶Ｓｔ層３を配置した後に均一な厚さをもつゲ
ート酸化膜４を堆積した後、第２図（ｂ）に示すように
、さらにその上に第２多結晶Ｓｉ層５を配置するという
工程にしたかつて製造されている。
第１多結晶Ｓｔ層３を配置した後に均一な厚さをもつゲ
ート酸化膜４を堆積した後、第２図（ｂ）に示すように
、さらにその上に第２多結晶Ｓｉ層５を配置するという
工程にしたかつて製造されている。
従来の半導体集積回路は以上のように構成されているの
で、キャパシタの容量は均一なゲート酸化膜４の厚さに
依存する。グー）＆化膜４の膜厚２薄（すれば同面積の
キャパシタの容量は大きくなるが、ゲート酸化膜４全体
の膜厚を均一にするため容量素子の領域以外の部分の膜
厚も薄くなりノイズか伝わり易（なるなどの欠点があっ
た。
で、キャパシタの容量は均一なゲート酸化膜４の厚さに
依存する。グー）＆化膜４の膜厚２薄（すれば同面積の
キャパシタの容量は大きくなるが、ゲート酸化膜４全体
の膜厚を均一にするため容量素子の領域以外の部分の膜
厚も薄くなりノイズか伝わり易（なるなどの欠点があっ
た。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、容量素子の領域の膜厚ンそれ以
外の領域の膜厚よりも薄くした構造とすることにより、
従来の容量素子の領域面積よりも小さい面積をもつ容量
素子で、同じ容量を得ることを可能にした半導体集積回
路を提供するものである。
ためになされたもので、容量素子の領域の膜厚ンそれ以
外の領域の膜厚よりも薄くした構造とすることにより、
従来の容量素子の領域面積よりも小さい面積をもつ容量
素子で、同じ容量を得ることを可能にした半導体集積回
路を提供するものである。
第３図はこの発明の一実施例７示す半導体集積回路の断
面図である。第３図において、４ａは前記第１多結晶Ｓ
ｉ層３と第２多結晶Ｓｔ層５とのｔ 間に介在して容量
素子を形成するためのグー）［１ 化膜であり、このゲート酸化膜４ａは、これと同層で容
量素子以外成しない部分のゲート酸化８！４ｂより博く
形成されている。なお、図中の１．２゜３．５は第１図
と同じなので説明を省略する。
面図である。第３図において、４ａは前記第１多結晶Ｓ
ｉ層３と第２多結晶Ｓｔ層５とのｔ 間に介在して容量
素子を形成するためのグー）［１ 化膜であり、このゲート酸化膜４ａは、これと同層で容
量素子以外成しない部分のゲート酸化８！４ｂより博く
形成されている。なお、図中の１．２゜３．５は第１図
と同じなので説明を省略する。
この発明によれは、第１多結晶Ｓｊ層３と第２多結晶
Ｓ１層５の間に電位を与えたとき、ゲート酸化膜４ａに
゛砥荷が蓄えられる。このとき容量素子を形成する領域
のゲート酸化膜４ａは他の領域のゲート酸化膜４ｂより
も膜厚が薄くなっているので前記容量素子の容量は従来
のものよりも太ぎくなる。
Ｓ１層５の間に電位を与えたとき、ゲート酸化膜４ａに
゛砥荷が蓄えられる。このとき容量素子を形成する領域
のゲート酸化膜４ａは他の領域のゲート酸化膜４ｂより
も膜厚が薄くなっているので前記容量素子の容量は従来
のものよりも太ぎくなる。
第４図Ｃ＆）〜（ｄ）はこの発明による半導体集積回路
の製造方法を説明するための各工程における側断面図を
示すものである。
の製造方法を説明するための各工程における側断面図を
示すものである。
まず、第４図（ａ）に示す」：つに、半導体基板１上に
フィールド酸化膜２．パターンニングした第１多結晶Ｓ
ｔ層３を形成し、その上に均一なゲート酸化膜４ケ形成
した後、同図（ｂ）に示すように第１多結晶Ｓｔ層３上
において、ゲート酸化膜４の一部ケエツチングにより除
去してグー）＆化膜４ｂのみとし、さらに、このゲート
酸化膜４ａ。
フィールド酸化膜２．パターンニングした第１多結晶Ｓ
ｔ層３を形成し、その上に均一なゲート酸化膜４ケ形成
した後、同図（ｂ）に示すように第１多結晶Ｓｔ層３上
において、ゲート酸化膜４の一部ケエツチングにより除
去してグー）＆化膜４ｂのみとし、さらに、このゲート
酸化膜４ａ。
４ｂ上に同図＜ｃ＞に示すように均一にゲートｌｌ＆化
膜を形成して、第１多結晶Ｓｔ／裔３上に薄いゲート酸
化膜４ａ４形成し、次いで同図（ｄ）に示すようにパタ
ーンニングした第２多結晶Ｓ１層５馨形成し容量素子と
する。
膜を形成して、第１多結晶Ｓｔ／裔３上に薄いゲート酸
化膜４ａ４形成し、次いで同図（ｄ）に示すようにパタ
ーンニングした第２多結晶Ｓ１層５馨形成し容量素子と
する。
第５図（ａ）〜（ｃ）はこの発明による半導体集積回路
の他の製造方法ケ説明するための各工程におげろ側断面
図を示すものである。
の他の製造方法ケ説明するための各工程におげろ側断面
図を示すものである。
まず、第５図（ａ）に示すよう鎖、半導体基板１上にフ
ィールド酸化膜２．第１多結晶ＳｉＪ（ｍ３Ｙ形成し、
その上に薄い均一なゲート酸化膜４を形成した後、同図
（ｂ）に示すように容量素子を形成しない領域にのみゲ
ート酸化膜４ｂの膜厚ｙｘｉ長させ、また一方、容量素
子を形成するゲート酸化膜４ａの膜厚は薄いままにして
おく。その後、同図（ｃ）に示すようにゲート酸化膜４
ａ、４ｂの上面に第２多結晶Ｓｉ 層５を形成する。
ィールド酸化膜２．第１多結晶ＳｉＪ（ｍ３Ｙ形成し、
その上に薄い均一なゲート酸化膜４を形成した後、同図
（ｂ）に示すように容量素子を形成しない領域にのみゲ
ート酸化膜４ｂの膜厚ｙｘｉ長させ、また一方、容量素
子を形成するゲート酸化膜４ａの膜厚は薄いままにして
おく。その後、同図（ｃ）に示すようにゲート酸化膜４
ａ、４ｂの上面に第２多結晶Ｓｉ 層５を形成する。
なお、上記実施例では容量素子を形成する物質として第
１多結晶Ｓｔ層３と第２多結晶Ｓｔ層５を用いた場合を
示したか、これは他の物質からなる導′屯層であっても
よいことはもちろんである。
１多結晶Ｓｔ層３と第２多結晶Ｓｔ層５を用いた場合を
示したか、これは他の物質からなる導′屯層であっても
よいことはもちろんである。
以上詳細に説明したように、この発明は容量素子を形成
するゲート酸化膜の膜厚欠、容量素子以外の膜厚より薄
（したので、従来と同じ面状で容量の大きい容量素子が
得られるため、半導体集積回路の果績度を向上させるこ
とかできる利点かある。
するゲート酸化膜の膜厚欠、容量素子以外の膜厚より薄
（したので、従来と同じ面状で容量の大きい容量素子が
得られるため、半導体集積回路の果績度を向上させるこ
とかできる利点かある。
第１図は従来の半導体集積回路７示す断面図、第２図（
ａ）、（ｂ）は従来の半導体集積回路の製造工程７示す
断面図、第３図はこの分明による半導体集積回路の一実
施例を示す断面図、第４図（ａ）〜（ｄ）および第５図
（ａ）〜（ｃ）はこの発明の半導体集積回路の製造工程
を示す断面図である。 図中、１は半導体基板、２はフィールド酸化膜、３は第
１多結晶Ｓｔ層、４．４ａ、４ｂはゲート酸化膜、５は
第２多結晶Ｓｉ 層である。 なお１図中の同一符号は同一または相当部分を示す。 代理人 大 岩 垢離 （外２名） 第１図 Ｒ 第２図 第３図 第４図
ａ）、（ｂ）は従来の半導体集積回路の製造工程７示す
断面図、第３図はこの分明による半導体集積回路の一実
施例を示す断面図、第４図（ａ）〜（ｄ）および第５図
（ａ）〜（ｃ）はこの発明の半導体集積回路の製造工程
を示す断面図である。 図中、１は半導体基板、２はフィールド酸化膜、３は第
１多結晶Ｓｔ層、４．４ａ、４ｂはゲート酸化膜、５は
第２多結晶Ｓｉ 層である。 なお１図中の同一符号は同一または相当部分を示す。 代理人 大 岩 垢離 （外２名） 第１図 Ｒ 第２図 第３図 第４図
Claims (1)
- 半導体基板の表面に形成されたフィールド酸化膜上の一
部に、第】導電層、ゲート散化膜、第２導電層を順次設
けて容量素子を形成した半導体集積回路において、前記
容量素子ケ形成する領域の前記ゲート酸化膜の膜厚を前
記容量素子を形成する領域以外の部分の膜厚より薄くし
たことｙ！−特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115873A JPS60257554A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115873A JPS60257554A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257554A true JPS60257554A (ja) | 1985-12-19 |
Family
ID=14673270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115873A Pending JPS60257554A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257554A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693359A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Semiconductor integrated circuit and manufacture |
-
1984
- 1984-06-04 JP JP59115873A patent/JPS60257554A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693359A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Semiconductor integrated circuit and manufacture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05136132A (ja) | 半導体素子の多層構造の段差を緩和させる方法及び多層構造の段差緩和用ダミー層を備えた半導体素子 | |
| JPS60257554A (ja) | 半導体集積回路 | |
| JP2786199B2 (ja) | 薄膜半導体素子の製造方法 | |
| JPS58176974A (ja) | 半導体装置の製造方法 | |
| JP2002009183A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2002368109A (ja) | 半導体装置及びその製造方法 | |
| JPH0476947A (ja) | 半導体装置の製造方法 | |
| JPH06291276A (ja) | 半導体メモリ及びその製造方法 | |
| JPS6158266A (ja) | 半導体装置及びその製造方法 | |
| JPH01101654A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01100962A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0430568A (ja) | 半導体装置 | |
| CN1111826A (zh) | 共栅极结构的晶体管 | |
| JPH04313265A (ja) | 半導体装置 | |
| JPH02226755A (ja) | 半導体装置の製造方法 | |
| JPS6219076B2 (ja) | ||
| JPS59172247A (ja) | 半導体装置の製法 | |
| JPS62113466A (ja) | 半導体記憶装置の製造方法 | |
| JPH0487339A (ja) | 半導体装置およびその製造方法 | |
| JPH02105529A (ja) | 半導体装置の製造方法 | |
| JPS6278853A (ja) | 半導体装置の製造方法 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS61255050A (ja) | 半導体集積回路装置 | |
| JPS59194463A (ja) | 半導体装置 | |
| JPH03139876A (ja) | 半導体装置の製造方法 |