JPH02254748A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02254748A JPH02254748A JP1076111A JP7611189A JPH02254748A JP H02254748 A JPH02254748 A JP H02254748A JP 1076111 A JP1076111 A JP 1076111A JP 7611189 A JP7611189 A JP 7611189A JP H02254748 A JPH02254748 A JP H02254748A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000010408 film Substances 0.000 claims abstract description 41
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 18
- 230000015654 memory Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、強誘電体を用いた、不揮発性メモリに関し、
特にキャパシタに適用して有効な技術に関する。
特にキャパシタに適用して有効な技術に関する。
［従来の技術］
半導体不揮発性メモリとしては、絶縁ゲート中のトラッ
プまたは浮遊ゲートにシリコン基板からの電荷を注入す
ることにより、シリコン基板の表面ボランシャルが変調
される現象を用いた、ＭＩＳ型トランジスタが、−ｅに
使用されており、ＥＰＲＯＭ （紫外線消去型不揮発性
メモリ）やＥＥＦＲＯＭ （電気的書き換え可能型不揮
発性メモノ）などとして実用化されている。しかしこれ
らの不揮発性メモリは、情報の書き換え電圧が、通常約
２０Ｖ前後と高いなどの欠点を有する。電気的に分極が
反転可能である強誘電体を用いた、不揮発性メモリにつ
いては、書き込み電圧も、通常用いられている５■であ
り、また電源を切っても分極は保持されるため、理想的
な不揮発メモリとなる可能性を有する。
プまたは浮遊ゲートにシリコン基板からの電荷を注入す
ることにより、シリコン基板の表面ボランシャルが変調
される現象を用いた、ＭＩＳ型トランジスタが、−ｅに
使用されており、ＥＰＲＯＭ （紫外線消去型不揮発性
メモリ）やＥＥＦＲＯＭ （電気的書き換え可能型不揮
発性メモノ）などとして実用化されている。しかしこれ
らの不揮発性メモリは、情報の書き換え電圧が、通常約
２０Ｖ前後と高いなどの欠点を有する。電気的に分極が
反転可能である強誘電体を用いた、不揮発性メモリにつ
いては、書き込み電圧も、通常用いられている５■であ
り、また電源を切っても分極は保持されるため、理想的
な不揮発メモリとなる可能性を有する。
［発明が解決しようとする課題］
このような強誘電体を用いた不揮発性メモリの構造の一
つに第３図に代表される様な、キャパシタをトランジス
タの上に絶縁膜を介して積層する、いわゆるスタックド
型構造がある。この構造は、積層構造のため、■セルあ
たりの面積が少なくてすみ、非常に微細化、及び高集積
化が可能である。
つに第３図に代表される様な、キャパシタをトランジス
タの上に絶縁膜を介して積層する、いわゆるスタックド
型構造がある。この構造は、積層構造のため、■セルあ
たりの面積が少なくてすみ、非常に微細化、及び高集積
化が可能である。
しかし、この構造は、下層にあるトランジスタのゲート
電極と、その上の絶縁膜と、キャパシタの下部電極とが
寄生キャパシタ構造となっている。したがって本来のキ
ャパシタと寄生キャパシタが直列に容量結合しているこ
とになる。
電極と、その上の絶縁膜と、キャパシタの下部電極とが
寄生キャパシタ構造となっている。したがって本来のキ
ャパシタと寄生キャパシタが直列に容量結合しているこ
とになる。
ところが５前述の様に、強誘電体は、低い電圧（例＾ば
強誘電体膜厚が５０００人の時には２■程度）で分極し
てしまうため、下層にあるトランジスタのゲート電極の
電界により分極が生じ、分極の不拘−及び反転などが生
じ、誤動作を引き起こす。また将来微細化が進み、キャ
パシタとＩ・ランジスタ間の絶縁膜が薄膜化するにした
がい、前記効果が太き（なるので、微細化はは困難であ
るという問題点を有する。
強誘電体膜厚が５０００人の時には２■程度）で分極し
てしまうため、下層にあるトランジスタのゲート電極の
電界により分極が生じ、分極の不拘−及び反転などが生
じ、誤動作を引き起こす。また将来微細化が進み、キャ
パシタとＩ・ランジスタ間の絶縁膜が薄膜化するにした
がい、前記効果が太き（なるので、微細化はは困難であ
るという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、下層にあるトランジスタなどの
素子の電界の影響を受けない安定したキャパシタを提供
する所にある。
の目的とするところは、下層にあるトランジスタなどの
素子の電界の影響を受けない安定したキャパシタを提供
する所にある。
［課題を解決するための手段］
本発明の半導体装置は。
（１）半導体基板上に絶縁膜が形成されており、前記絶
縁謹上に第１１！極が形成されており、前記第１１ｉｔ
！１！上には強誘電体薄膜が形成されており、前記強誘
電体薄膜上には第２電極が形成されており、前記第１電
極及び前記強誘電体薄膜及び前記第２電極はキャパシタ
構造となっている半導体装置において、すくなくとも１
層の接地された導体層が、前記キャパシタの下の前記絶
縁膜中に形成されていることを特徴とする。
縁謹上に第１１！極が形成されており、前記第１１ｉｔ
！１！上には強誘電体薄膜が形成されており、前記強誘
電体薄膜上には第２電極が形成されており、前記第１電
極及び前記強誘電体薄膜及び前記第２電極はキャパシタ
構造となっている半導体装置において、すくなくとも１
層の接地された導体層が、前記キャパシタの下の前記絶
縁膜中に形成されていることを特徴とする。
（２）前記強誘電体薄膜の主成分が少なくともＰｂ
Ｔ ｉ Ｏａ 、 Ｐ Ｚ Ｔ （Ｐ
Ｉ） Ｔ ｉ Ｏｓ ／ Ｐ ｂ Ｚ
ｒｏ ３ ） 、Ｐ Ｌ Ｚ Ｔ ＣＬ ａ ／ Ｐ
ｂ Ｔ ｉ Ｏｓ ／ Ｐ ｂ Ｚｒ○、）のうちの
いずれかであることを特徴とする。
Ｔ ｉ Ｏａ 、 Ｐ Ｚ Ｔ （Ｐ
Ｉ） Ｔ ｉ Ｏｓ ／ Ｐ ｂ Ｚ
ｒｏ ３ ） 、Ｐ Ｌ Ｚ Ｔ ＣＬ ａ ／ Ｐ
ｂ Ｔ ｉ Ｏｓ ／ Ｐ ｂ Ｚｒ○、）のうちの
いずれかであることを特徴とする。
（３）前記導体層は、ポリサイド膜から成ることを特徴
とする。
とする。
［実 施 例］
第１図は本発明の１実施例における半導体装置の断面図
である。また 第２図（ａ）〜第２図（ｂ）＋３その製造工程ごとの主
要断面図である。
である。また 第２図（ａ）〜第２図（ｂ）＋３その製造工程ごとの主
要断面図である。
なお実施例の全区において、同一の機能を有するものに
は、同一の符号を付け、その繰り返しの説明は省略する
。
は、同一の符号を付け、その繰り返しの説明は省略する
。
以下、第２図（ａ）〜第２図（ｃ）に従い、説明してい
く、ここでは説明の都合上、Ｎチャネルトランジスタを
用いた例につき説明する。
く、ここでは説明の都合上、Ｎチャネルトランジスタを
用いた例につき説明する。
まず、第２図（ａ）の如く、例えばＰ型のＳｉ基板ｌを
用いる。比抵抗は２０ｏｈｍ−ｃｍ程度が適当であろう
、それに素子分離用絶縁１！１２を例＾ばＬＯＣＯＳ法
により約６０００人形成する。
用いる。比抵抗は２０ｏｈｍ−ｃｍ程度が適当であろう
、それに素子分離用絶縁１！１２を例＾ばＬＯＣＯＳ法
により約６０００人形成する。
７はゲート膜であり、前記素子分離用絶縁膜２を形成後
、酸化雰囲気中で熱酸化させ形成する。例えば３００人
程度が適当であろう、４はゲート電極となる、例λばポ
リＳｉであり、例えば４０００人の膜厚で形成する。５
と６は、ＭＯ３Ｉ−ランジスクのソース、ドレインとな
るＮ型拡散層であり、例えば前記ゲート電極４を形成し
たあとに、イオン注入法により、リンを４Ｘ １０”ｃ
ｍ””注入することにより形成する。３は、前記Ｓｉ基
板１に形成したＭＯ５型トランジスタと分離するための
第１層間絶縁膜であり、化学気相成長法（ＣＶＤ法）に
より例えば２０００人の５ｉＯ＝を形成する。
、酸化雰囲気中で熱酸化させ形成する。例えば３００人
程度が適当であろう、４はゲート電極となる、例λばポ
リＳｉであり、例えば４０００人の膜厚で形成する。５
と６は、ＭＯ３Ｉ−ランジスクのソース、ドレインとな
るＮ型拡散層であり、例えば前記ゲート電極４を形成し
たあとに、イオン注入法により、リンを４Ｘ １０”ｃ
ｍ””注入することにより形成する。３は、前記Ｓｉ基
板１に形成したＭＯ５型トランジスタと分離するための
第１層間絶縁膜であり、化学気相成長法（ＣＶＤ法）に
より例えば２０００人の５ｉＯ＝を形成する。
次に第２図（ｂ）の如く、前記第１層間絶縁膜３上の、
のちにキャパシタが形成される下に導体１１８を形成す
る０例えば、リンなどを５×１０ｃｍ−”以上の高濃度
に不純物をイオン注入したポリＳｉ膜でも良いが、メモ
リーセル以外（周辺の入・出力回路等）では、配線層と
しても用いられることが可能なので、抵抗値の低い、ポ
リサイド膿が最も良い。なおこの前記導体層８は、電源
の接地綿に接続する様に配線する。その後、前記導体層
８とのちに形成されるキャパシタとを分離するための第
２層間絶縁１！１９を化学気相成長法で２０００人形成
する。
のちにキャパシタが形成される下に導体１１８を形成す
る０例えば、リンなどを５×１０ｃｍ−”以上の高濃度
に不純物をイオン注入したポリＳｉ膜でも良いが、メモ
リーセル以外（周辺の入・出力回路等）では、配線層と
しても用いられることが可能なので、抵抗値の低い、ポ
リサイド膿が最も良い。なおこの前記導体層８は、電源
の接地綿に接続する様に配線する。その後、前記導体層
８とのちに形成されるキャパシタとを分離するための第
２層間絶縁１！１９を化学気相成長法で２０００人形成
する。
次に第２図（Ｃ）の如く、前記ソース５と、キャパシタ
の１１極とを接続するための接続穴（以下コンタクトホ
ール）１０をフォト・エツチングの工程により、形成す
る０次にキャパシタの下部電極１１として、例えばＡＬ
を、スパッタ法により例えばＩＬＬｍ形成する。そして
フォト・エツチングの工程により、所定形のパターンを
形成する。
の１１極とを接続するための接続穴（以下コンタクトホ
ール）１０をフォト・エツチングの工程により、形成す
る０次にキャパシタの下部電極１１として、例えばＡＬ
を、スパッタ法により例えばＩＬＬｍ形成する。そして
フォト・エツチングの工程により、所定形のパターンを
形成する。
なお前記下部電極１１の材質は、その後に形成する強誘
電体膜の結晶性に影響するため、例えば、ｐｔを使用し
ても良い、また所定形のパターンの形成は１強誘電体膜
の形成後、あるいは、上部電極の形成後に一括して行な
っても良い。
電体膜の結晶性に影響するため、例えば、ｐｔを使用し
ても良い、また所定形のパターンの形成は１強誘電体膜
の形成後、あるいは、上部電極の形成後に一括して行な
っても良い。
次に強誘電体膜１２を、例えばＰｂＴｉ○。
を、例えばスパッタ法により５０００人形成する。そし
て次に例えば、Ｎ２雰囲気中で５５０°Ｃで、１時間熱
処理をする０次に前記強誘電体膜１２を、フォト・エツ
チングの工程により所定形のパターンに形成する０次に
上部電極１３として、例えばＡＬを１例えば５０００人
、スパック法により形成し、フォト・エツチングの工程
により、所定形のパターンに形成する。
て次に例えば、Ｎ２雰囲気中で５５０°Ｃで、１時間熱
処理をする０次に前記強誘電体膜１２を、フォト・エツ
チングの工程により所定形のパターンに形成する０次に
上部電極１３として、例えばＡＬを１例えば５０００人
、スパック法により形成し、フォト・エツチングの工程
により、所定形のパターンに形成する。
そして最後に、保１１１１１４として１例えばＳｉＮ膿
を、プラズマ化学気相成長法により形成し、第１図の様
な本発明の１実施例を得る。
を、プラズマ化学気相成長法により形成し、第１図の様
な本発明の１実施例を得る。
なお本実施例では、強誘電体膜１２として５Ｐｂ Ｔ
ｉ Ｏａを用いたが、ＰＺＴ （ＰｂＴｉ Ｏｓ ／Ｐ
ｂＺｒ０ａ ）、ＰＬＺＴなどを用いても良い。
ｉ Ｏａを用いたが、ＰＺＴ （ＰｂＴｉ Ｏｓ ／Ｐ
ｂＺｒ０ａ ）、ＰＬＺＴなどを用いても良い。
この様に、キャパシタの下に絶縁膜を介して接地された
導体層を形成することにより、その下の例えばゲート電
極などからの電界の影響を受けなくなる（静電遮へい効
果）、シたがって、ゲート電極からの電界によらず、安
定したキャパシタ特性が得られ、しいては、ＩＣチップ
の安定性が、良くなる。゛また。キャパシタと、トラン
ジスタ間の眉間絶縁膜が薄膜化するにしたがい、下のト
ランジスタの電界の影響が受けやすくなるが、本発明で
は、トランジスタと導体層、導体層と下部電極が短絡し
ない程度に薄膜化が可能なため、高さ方向の微細化が可
能である。
導体層を形成することにより、その下の例えばゲート電
極などからの電界の影響を受けなくなる（静電遮へい効
果）、シたがって、ゲート電極からの電界によらず、安
定したキャパシタ特性が得られ、しいては、ＩＣチップ
の安定性が、良くなる。゛また。キャパシタと、トラン
ジスタ間の眉間絶縁膜が薄膜化するにしたがい、下のト
ランジスタの電界の影響が受けやすくなるが、本発明で
は、トランジスタと導体層、導体層と下部電極が短絡し
ない程度に薄膜化が可能なため、高さ方向の微細化が可
能である。
また本実施例では、導体層をキャパシタの下すべてに形
成しているが、下の素子の電界を発する部分上に存在す
れば良いので、キャパシタの下すべてに必要ではない。
成しているが、下の素子の電界を発する部分上に存在す
れば良いので、キャパシタの下すべてに必要ではない。
また本実施例では、強誘電体を用いたキャパシタの特性
の改善であるため、下地の構造に関しては、本実施例で
説明した構造ばかりでなく、ＣＭＯ８構造、バイポーラ
トランジスタを用いた構造を用いても良いことは言うま
でもない。
の改善であるため、下地の構造に関しては、本実施例で
説明した構造ばかりでなく、ＣＭＯ８構造、バイポーラ
トランジスタを用いた構造を用いても良いことは言うま
でもない。
［発明の効果１
以上述べてきた様に、本発明の半導体装置によれば、強
誘電体膜を用いたキャパシタの下に絶縁膜を介して接地
された導体層を形成することにより、下地の素子の電界
の影響を受けない安定したキャパシタを作ることが可能
である。
誘電体膜を用いたキャパシタの下に絶縁膜を介して接地
された導体層を形成することにより、下地の素子の電界
の影響を受けない安定したキャパシタを作ることが可能
である。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図（ａ）〜第２図（ｃ）は、本発明の半導体装置の
製造方法の一列を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 ｌ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８ ・ ・ Ｓｉ基板 素子分離用絶縁膜 第１層間絶縁膜 ゲート電極 ソース ドレイン ゲート膿 導体層 第２層間絶縁膜 コンタクトホール 下部１ｆ極 ・強誘電体膜 ・上部電極 ・保護膜 出願人 セイコーエプソン株式会社
面図。 第２図（ａ）〜第２図（ｃ）は、本発明の半導体装置の
製造方法の一列を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 ｌ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８ ・ ・ Ｓｉ基板 素子分離用絶縁膜 第１層間絶縁膜 ゲート電極 ソース ドレイン ゲート膿 導体層 第２層間絶縁膜 コンタクトホール 下部１ｆ極 ・強誘電体膜 ・上部電極 ・保護膜 出願人 セイコーエプソン株式会社
Claims (3)
- （１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上に第１電極が形成されており、前記第１電極上に
は強誘電体薄膜が形成されており、前記強誘電体薄膜上
には第２電極が形成されており、前記第１電極及び前記
強誘電体薄膜及び前記第２電極はキャパシタ構造となっ
ている半導体装置において、すくなくとも１層の接地さ
れた導体層が、前記キャパシタの下の前記絶縁膜中に形
成されていることを特徴とする半導体装置。 - （２）前記強誘電体薄膜の主成分が少なくともＰｂＴｉ
Ｏ＿３、ＰＺＴ（ＰｂＴｉＯ＿３／ＰｂＺｒＯ＿３）、
ＰＬＺＴＣＬａ／ＰｂＴｉＯ＿３／ＰｂＺｒＯ＿３）の
うちのいずれかであることを特徴とする請求項１記載の
半導体装置。 - （３）前記導体層は、ポリサイド膜から成ることを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076111A JPH02254748A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076111A JPH02254748A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254748A true JPH02254748A (ja) | 1990-10-15 |
Family
ID=13595784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076111A Pending JPH02254748A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396095A (en) * | 1991-05-08 | 1995-03-07 | U.S. Philips Corporation | Method of manufacturing a semiconductor device comprising a capacitor with a ferroelectric dielectric, and semiconductor device comprising such a capacitor |
| KR100533517B1 (ko) * | 1999-02-15 | 2005-12-06 | 가시오게산키 가부시키가이샤 | 반도체장치 |
-
1989
- 1989-03-28 JP JP1076111A patent/JPH02254748A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396095A (en) * | 1991-05-08 | 1995-03-07 | U.S. Philips Corporation | Method of manufacturing a semiconductor device comprising a capacitor with a ferroelectric dielectric, and semiconductor device comprising such a capacitor |
| US5554559A (en) * | 1991-05-08 | 1996-09-10 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having a capacitor with a ferroelectric, dielectric |
| KR100533517B1 (ko) * | 1999-02-15 | 2005-12-06 | 가시오게산키 가부시키가이샤 | 반도체장치 |
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