JPH0319372A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0319372A JPH0319372A JP1153994A JP15399489A JPH0319372A JP H0319372 A JPH0319372 A JP H0319372A JP 1153994 A JP1153994 A JP 1153994A JP 15399489 A JP15399489 A JP 15399489A JP H0319372 A JPH0319372 A JP H0319372A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ産業上の利用分野］
本発明は、強誘電体を用いた、不揮発性メモリに関し、
特にキャパシタに適用して有効な技術に関する． ［従来の技術１ 半導体不揮発性メモリとしては、絶縁ゲート中のトラッ
プまたは浮遊ゲートにシリコン基板からの電荷を注入す
ることにより，シリコン基板の表面ポテンシャルが変調
される現象を用いた、ＭＩＳ型トランジスタが，一般に
使用されており、ＥＰＲＯＭ （紫外線消去型不揮発性
メモリ）やＥＥＰＲＯＭ （［気的書き換え可能型不揮
発性メモリ）などとして実用化されている．しかしこれ
らの不揮発性メモリは、情報の書き換え電圧が，通常約
２０Ｖ前後と高いなどの欠点を有する．ｉｌ気的に分極
が反転可能である強誘電体を用いた、不揮発性メモリに
ついては、書き込み電圧も、通常用いられてる５Ｖであ
り、また電源を切っても分極は保持されるため、理想的
な不揮発メモリーとなる可能性を有する． この様な強誘電体を用いた不揮発性メモリ構造ノ一ツニ
、Ｗ．Ｉ．ＫＩＮＮＥＹ：・Ａ ＮＯＮ−ＶＯＬＡＴＩ
ＬＥ ＭＥＭＯＲＹ（：ＥＬＬ ＢＡＳＥＤ ＯＮ Ｆ
ＥＲＲＱＥＬＥＣＴＲＩＣ ＳＴＯＲＡＧＥ ＣＡＰＡ
ＣＩＴＯＲＳ’．ＩＥＤＭ，８ ７ ， ＰＰ８ ５
０−に開示された、第３図に代表される様な、キャパシ
タをトランジスタの上に絶縁膜を介して積層する．いわ
ゆるスタックト型構造がある． ［発明が解決しようとする課題］ 強誘電体を用いたキャパシタの理想的な印加電圧と、蓄
積電荷との関係を示したのが、第４図である．しかし第
３図のキャパシタの場合、印加電圧と、蓄積電荷との関
係は、第５図の様になる．これは、第６図の様に、キャ
パシタの電極端の電界が、前記電極下の外側に回わりこ
むため，その部分の分極が必要になるためである．した
がって、理恕的な場合と比較すると、分極を生じさせた
り、分極を反転させるには、高い電圧が必要となる．ま
たこれを不揮発性メモリーのキャパシタとして用いれば
、書き込み電圧を高く設定してやる必要があるし、書き
込み時間も長時間となる．また分極電荷ら一定でない．
また、高い電圧が必要のため、不揮発性メモリ設計のマ
ージンもなくなるし、低電圧動作させた場合、不安定と
なる．そこで本発明は、この様な問題を解決するもので
、その目的とするところは，低電圧動作が可能で，分極
速度ら速く．安定した高誘電体膜を用いたキャパシタ及
び不揮発性メモリーを提供するところにある． 〔課題を解決するための手段１ 本発明の半導体装置は， （１）半導体基板上に絶縁膜が形成されており前記絶縁
股上に下部電極が形成されており、前記下部電極上に強
誘電体薄膜が形成されており、前記強誘電体薄膜上に上
部電極が形成されているキャパシタにおいて、該上部Ｍ
極および下部ｉｉｔｉにはさまれた部分の端には常誘電
体が形成されていることを特徴とする． ［実 施 例］ 第１図は本発明のｌ実施例における半導体装置の断面図
である．また第２図（ａ）〜第２図（Ｃ）はその製造工
程ごとの主要断面図である．なお実施例の全図において
、同一の機能を有するちのには、同一の符号を付け，そ
の繰り返しの説明は省略する． 以下、第２図（ａ）〜第２図（ｃ）に従い，説明してい
く．ここでは説明の都合上、Ｎチャネルトランジスタを
用いた例につき説明する．まず，第２図（ａ）の如く，
例えばＰ型のＳｉ基板上を用いる．比抵抗は２ ０ｏｈ
ｍ ． ｃｍ程度が適当であろう．それに素子分離用絶
縁膜２を例えばＬＯＣＯＳ法により約６０００人形成す
る．７はゲート膜であり、前記素子分離用絶縁膜２を形
成後，酸化雰囲気中で熱酸化させ形成する．例えば３０
０人程度が適当であろう．４はゲート１！陽とな？，例
えば多結晶Ｓ１であり、例えば４０００人の膜厚で形成
する．５と６は、ｕｏｓ トランジスタのソース、ドレ
インとなるＮ型拡敗層であり、例えば前記ゲート電極４
を形成したあとに、イオン注入法により，リンを４ Ｘ
１ ０ ”ｃｍ−”注入することにより形成する．３
は，前記Ｓｉ基板】に形成したＭＯＳ型トランジスタと
分離するための第１層間絶縁膜であり、化学気相成長法
（ｃｖｄ法）により｛５１）えば２０００人のＳｉＯ■
を形成する．そしてキャパシタの下部電極８として、例
えばｐｔを、スバック法により例えば５０００ス形成す
る．そしてフォト・エッチングの工程により所定形のパ
ターンを形成する．なお本実施例では，下部電極８はキ
ャパシタの固定電位になっている。
特にキャパシタに適用して有効な技術に関する． ［従来の技術１ 半導体不揮発性メモリとしては、絶縁ゲート中のトラッ
プまたは浮遊ゲートにシリコン基板からの電荷を注入す
ることにより，シリコン基板の表面ポテンシャルが変調
される現象を用いた、ＭＩＳ型トランジスタが，一般に
使用されており、ＥＰＲＯＭ （紫外線消去型不揮発性
メモリ）やＥＥＰＲＯＭ （［気的書き換え可能型不揮
発性メモリ）などとして実用化されている．しかしこれ
らの不揮発性メモリは、情報の書き換え電圧が，通常約
２０Ｖ前後と高いなどの欠点を有する．ｉｌ気的に分極
が反転可能である強誘電体を用いた、不揮発性メモリに
ついては、書き込み電圧も、通常用いられてる５Ｖであ
り、また電源を切っても分極は保持されるため、理想的
な不揮発メモリーとなる可能性を有する． この様な強誘電体を用いた不揮発性メモリ構造ノ一ツニ
、Ｗ．Ｉ．ＫＩＮＮＥＹ：・Ａ ＮＯＮ−ＶＯＬＡＴＩ
ＬＥ ＭＥＭＯＲＹ（：ＥＬＬ ＢＡＳＥＤ ＯＮ Ｆ
ＥＲＲＱＥＬＥＣＴＲＩＣ ＳＴＯＲＡＧＥ ＣＡＰＡ
ＣＩＴＯＲＳ’．ＩＥＤＭ，８ ７ ， ＰＰ８ ５
０−に開示された、第３図に代表される様な、キャパシ
タをトランジスタの上に絶縁膜を介して積層する．いわ
ゆるスタックト型構造がある． ［発明が解決しようとする課題］ 強誘電体を用いたキャパシタの理想的な印加電圧と、蓄
積電荷との関係を示したのが、第４図である．しかし第
３図のキャパシタの場合、印加電圧と、蓄積電荷との関
係は、第５図の様になる．これは、第６図の様に、キャ
パシタの電極端の電界が、前記電極下の外側に回わりこ
むため，その部分の分極が必要になるためである．した
がって、理恕的な場合と比較すると、分極を生じさせた
り、分極を反転させるには、高い電圧が必要となる．ま
たこれを不揮発性メモリーのキャパシタとして用いれば
、書き込み電圧を高く設定してやる必要があるし、書き
込み時間も長時間となる．また分極電荷ら一定でない．
また、高い電圧が必要のため、不揮発性メモリ設計のマ
ージンもなくなるし、低電圧動作させた場合、不安定と
なる．そこで本発明は、この様な問題を解決するもので
、その目的とするところは，低電圧動作が可能で，分極
速度ら速く．安定した高誘電体膜を用いたキャパシタ及
び不揮発性メモリーを提供するところにある． 〔課題を解決するための手段１ 本発明の半導体装置は， （１）半導体基板上に絶縁膜が形成されており前記絶縁
股上に下部電極が形成されており、前記下部電極上に強
誘電体薄膜が形成されており、前記強誘電体薄膜上に上
部電極が形成されているキャパシタにおいて、該上部Ｍ
極および下部ｉｉｔｉにはさまれた部分の端には常誘電
体が形成されていることを特徴とする． ［実 施 例］ 第１図は本発明のｌ実施例における半導体装置の断面図
である．また第２図（ａ）〜第２図（Ｃ）はその製造工
程ごとの主要断面図である．なお実施例の全図において
、同一の機能を有するちのには、同一の符号を付け，そ
の繰り返しの説明は省略する． 以下、第２図（ａ）〜第２図（ｃ）に従い，説明してい
く．ここでは説明の都合上、Ｎチャネルトランジスタを
用いた例につき説明する．まず，第２図（ａ）の如く，
例えばＰ型のＳｉ基板上を用いる．比抵抗は２ ０ｏｈ
ｍ ． ｃｍ程度が適当であろう．それに素子分離用絶
縁膜２を例えばＬＯＣＯＳ法により約６０００人形成す
る．７はゲート膜であり、前記素子分離用絶縁膜２を形
成後，酸化雰囲気中で熱酸化させ形成する．例えば３０
０人程度が適当であろう．４はゲート１！陽とな？，例
えば多結晶Ｓ１であり、例えば４０００人の膜厚で形成
する．５と６は、ｕｏｓ トランジスタのソース、ドレ
インとなるＮ型拡敗層であり、例えば前記ゲート電極４
を形成したあとに、イオン注入法により，リンを４ Ｘ
１ ０ ”ｃｍ−”注入することにより形成する．３
は，前記Ｓｉ基板】に形成したＭＯＳ型トランジスタと
分離するための第１層間絶縁膜であり、化学気相成長法
（ｃｖｄ法）により｛５１）えば２０００人のＳｉＯ■
を形成する．そしてキャパシタの下部電極８として、例
えばｐｔを、スバック法により例えば５０００ス形成す
る．そしてフォト・エッチングの工程により所定形のパ
ターンを形成する．なお本実施例では，下部電極８はキ
ャパシタの固定電位になっている。
次に第２図（ｂ）の如く、常誘電体膜ｌ１として例えば
ＳｉＯｚを５０００人の膜厚でｃｖｄ法により形成する
．そして，キャパシタ電極の端を残すよう１こ、フォト
・エッチングの工Ｉ呈１こより前記常；秀電体１ｌの不
要な部分を取り除く．次に強誘電体膜９を例えばＰｂＴ
ｉＯｓをスパッタ法により５０００人形成する．そして
Ｎ２雰囲気中で５５０℃で、１時間熱処理を行なう． 次に第２図（ｃ）の如く、前記常誘電体１ｉ１）の内測
を残す様に、前記強誘電体１）ｉ９を、フォト・エッチ
ングの工程により所定形のパターンに形成する．次に上
部電極１０として、例えばｐｔを５０００人スパッタ法
により形成し，フォト・エッチングの工程により、所定
形のパターンに形成する． そして最後に第２層間絶縁膜ｌ２を化学気相成長法によ
り形成し，前記上部電極ｌＯ上及び前記ソース５上に接
続穴を、フォト・エッチングの工程により形成し、例え
ばＡＣ膜ｌ３をＩｕｍほどスバッタ〆去により形成し、
前記上部電極ＩＯ及び前記ソース５を接続する様に、前
記ＡＣ膜１３をフォト・エッチングすることにより、第
１図の様な本実施例を得る． なお本実施例では、強誘電体としてＰｂＴｔＯｓを用イ
タが、ＰＺＴｆＰｂＴｉＯｓｚＰｂＺｒＯｉ ） ．
ＰＬＺＴなど他の強誘電体材料を用いても良い． この様に、キャパシタの端を強誘電体膜ではなく、常誘
電体膜を用いることにより、第６図の様に，キャパシタ
の電極端の電界がキャパシタ外に回りこむが、その部分
は常誘電体膜のため、強誘電体膜の分極量は、一定とな
る．したがって印加電圧と蓄積電荷との関係は、第４図
の様な理想的な関係に近ずく．よって強誘電体膜に分極
を生じさせたり反転されるのにより低電圧ですむことに
なる．また不揮発性メモリのキャパシタとして用いれば
、書き込み電圧をより低く設定することち可能であるし
，書き込み時間ち短かくなる．また低い電圧での動作が
可能となるため、不揮発性メモリーの設計マージンらあ
り、低電圧で動作させても安定動作することが可能とな
る． また前記常誘電体膜１）は、キャパシタの端のすべてに
あることが望ましいが、一部分で６その分の効果は期待
できる． また本発明は、強誘電体膜を用いたキャパシタ特製の改
善であるため、キャパシタ以外の構造に関しては、本実
施例で説明した構造ばかりでなくＣＭＯＳ構造、バイボ
ーラ構造などでも良いことは言うまでちない． また本実施例では、前記下部電極８を接地し、前記上部
電極１０に電圧を印加してキャバシクとする構造である
が、その逆の構造でも本発明と同じである． また本実施例では，常誘電体膜の内側に強誘電体膜を形
成する場合，通常のフォト・エッチング工程を用いたが
、形成が固難な場合、リフト才フｌ去エッチバック法を
用いて形成してち良い．［発明の効果１ 以上述べてきた様に、本発明の半導体装置によれば，強
誘電体膜を用いたキャパシタの電極端を常誘電体膜にす
ることにより、キャパシタの端ではなく内測の強誘電体
膜が分極することになり、低電圧動作、安定動作が可能
な高誘電体膜キャパシタを作ることができ、低電圧動作
が可能で、書き込み時間の短かい不揮発性メモリーを作
ることができる．
ＳｉＯｚを５０００人の膜厚でｃｖｄ法により形成する
．そして，キャパシタ電極の端を残すよう１こ、フォト
・エッチングの工Ｉ呈１こより前記常；秀電体１ｌの不
要な部分を取り除く．次に強誘電体膜９を例えばＰｂＴ
ｉＯｓをスパッタ法により５０００人形成する．そして
Ｎ２雰囲気中で５５０℃で、１時間熱処理を行なう． 次に第２図（ｃ）の如く、前記常誘電体１ｉ１）の内測
を残す様に、前記強誘電体１）ｉ９を、フォト・エッチ
ングの工程により所定形のパターンに形成する．次に上
部電極１０として、例えばｐｔを５０００人スパッタ法
により形成し，フォト・エッチングの工程により、所定
形のパターンに形成する． そして最後に第２層間絶縁膜ｌ２を化学気相成長法によ
り形成し，前記上部電極ｌＯ上及び前記ソース５上に接
続穴を、フォト・エッチングの工程により形成し、例え
ばＡＣ膜ｌ３をＩｕｍほどスバッタ〆去により形成し、
前記上部電極ＩＯ及び前記ソース５を接続する様に、前
記ＡＣ膜１３をフォト・エッチングすることにより、第
１図の様な本実施例を得る． なお本実施例では、強誘電体としてＰｂＴｔＯｓを用イ
タが、ＰＺＴｆＰｂＴｉＯｓｚＰｂＺｒＯｉ ） ．
ＰＬＺＴなど他の強誘電体材料を用いても良い． この様に、キャパシタの端を強誘電体膜ではなく、常誘
電体膜を用いることにより、第６図の様に，キャパシタ
の電極端の電界がキャパシタ外に回りこむが、その部分
は常誘電体膜のため、強誘電体膜の分極量は、一定とな
る．したがって印加電圧と蓄積電荷との関係は、第４図
の様な理想的な関係に近ずく．よって強誘電体膜に分極
を生じさせたり反転されるのにより低電圧ですむことに
なる．また不揮発性メモリのキャパシタとして用いれば
、書き込み電圧をより低く設定することち可能であるし
，書き込み時間ち短かくなる．また低い電圧での動作が
可能となるため、不揮発性メモリーの設計マージンらあ
り、低電圧で動作させても安定動作することが可能とな
る． また前記常誘電体膜１）は、キャパシタの端のすべてに
あることが望ましいが、一部分で６その分の効果は期待
できる． また本発明は、強誘電体膜を用いたキャパシタ特製の改
善であるため、キャパシタ以外の構造に関しては、本実
施例で説明した構造ばかりでなくＣＭＯＳ構造、バイボ
ーラ構造などでも良いことは言うまでちない． また本実施例では、前記下部電極８を接地し、前記上部
電極１０に電圧を印加してキャバシクとする構造である
が、その逆の構造でも本発明と同じである． また本実施例では，常誘電体膜の内側に強誘電体膜を形
成する場合，通常のフォト・エッチング工程を用いたが
、形成が固難な場合、リフト才フｌ去エッチバック法を
用いて形成してち良い．［発明の効果１ 以上述べてきた様に、本発明の半導体装置によれば，強
誘電体膜を用いたキャパシタの電極端を常誘電体膜にす
ることにより、キャパシタの端ではなく内測の強誘電体
膜が分極することになり、低電圧動作、安定動作が可能
な高誘電体膜キャパシタを作ることができ、低電圧動作
が可能で、書き込み時間の短かい不揮発性メモリーを作
ることができる．
第１図は、本発明の半導体装置及び半導体記憶装置の一
実施例を示す主要断面図． 第２図（ａ）〜（ｃ）は、本発明の半導体装置及び半導
体記憶装置の製造方法の一例を工程順に説明するための
主要断面図． 第３図は、従来の半導体装置及び半導体記憶装置を示す
主要断面図． 第４図は、強誘電体膜を用いたキャパシタの理想的な、
印加電圧と、分極した電荷の関係の図．第５図は、従来
構造の強誘電体膜を用いたキャパシタの印加電圧と分極
した電荷の関係の図。 第６図は、従来の強誘電体膜を用いたキャパシタの電界
のかかり方を示した図． １ ・ ・ ２ ・ ・ ３ ４ ・ ５ ・ ３１基板 素子分離用絶縁膜 第１層間絶縁膜 ゲート電極 ソース ６ ・ ７ ・ ８ ・ ９ ・ １ ０ ・ １） ・ ｌ ２ ・ ｌ ３ ・ ｌ ４ ・ ・ドレイン ・ゲート膜 ・下部電極 ・強誘電体膜 ・上部電極 ・常誘電体膿 第２層間絶縁膜 ・ＡＬＩＩＩ ・電界
実施例を示す主要断面図． 第２図（ａ）〜（ｃ）は、本発明の半導体装置及び半導
体記憶装置の製造方法の一例を工程順に説明するための
主要断面図． 第３図は、従来の半導体装置及び半導体記憶装置を示す
主要断面図． 第４図は、強誘電体膜を用いたキャパシタの理想的な、
印加電圧と、分極した電荷の関係の図．第５図は、従来
構造の強誘電体膜を用いたキャパシタの印加電圧と分極
した電荷の関係の図。 第６図は、従来の強誘電体膜を用いたキャパシタの電界
のかかり方を示した図． １ ・ ・ ２ ・ ・ ３ ４ ・ ５ ・ ３１基板 素子分離用絶縁膜 第１層間絶縁膜 ゲート電極 ソース ６ ・ ７ ・ ８ ・ ９ ・ １ ０ ・ １） ・ ｌ ２ ・ ｌ ３ ・ ｌ ４ ・ ・ドレイン ・ゲート膜 ・下部電極 ・強誘電体膜 ・上部電極 ・常誘電体膿 第２層間絶縁膜 ・ＡＬＩＩＩ ・電界
Claims (4)
- （１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上に下部電極が形成されており、前記下部電極上に
強誘電体薄膜が形成されており、前記強誘電体薄上に上
部電極が形成されているキャパシタにおいて、該上部電
極および下部電極にはさまれた部分の端には常誘電体が
形成されていることを特徴とする半導体装置。 - （２）前記強誘電体薄膜の主成分が少なくともＰｂＴｉ
Ｏ＿３、ＰＺＴ（ＰｂＴｉＯ＿３／ＰｂＺｒＯ＿３）、
ＰＬＺＴ（Ｌａ／ＰｂＴｉＯ＿３／ＰｂＺｒＯ＿３）の
うちのいずれかであることを特徴とする請求項１記載の
半導体装置。 - （３）前記第２上部電極は、高濃度に不純物を注入され
た多結晶シリコン膜もしくはそのポリサイド膜から成る
ことを特徴とする請求項１記載の半導体装置。 - （４）前記キャパシタを不揮発性メモリのキャパシタと
して用いたことを特徴とする請求項１記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153994A JPH0319372A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153994A JPH0319372A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319372A true JPH0319372A (ja) | 1991-01-28 |
Family
ID=15574594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153994A Pending JPH0319372A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319372A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025014A1 (fr) * | 1997-11-10 | 1999-05-20 | Hitachi, Ltd. | Element dielectrique et mode de fabrication |
| US6379977B1 (en) | 1998-10-01 | 2002-04-30 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing ferroelectric memory device |
| US6487119B2 (en) * | 2000-11-17 | 2002-11-26 | Oki Electric Industry Co., Ltd. | Non-volatile read only memory and its manufacturing method |
| US6611457B2 (en) | 2001-09-18 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Read-only nonvolatile memory |
| US6913970B2 (en) * | 2000-06-19 | 2005-07-05 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| KR100705175B1 (ko) * | 2000-12-27 | 2007-04-06 | 주식회사 하이닉스반도체 | Mos 구조 형성 방법 |
-
1989
- 1989-06-16 JP JP1153994A patent/JPH0319372A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025014A1 (fr) * | 1997-11-10 | 1999-05-20 | Hitachi, Ltd. | Element dielectrique et mode de fabrication |
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| US6780710B2 (en) | 2000-11-17 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
| US6955966B2 (en) | 2000-11-17 | 2005-10-18 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
| KR100705175B1 (ko) * | 2000-12-27 | 2007-04-06 | 주식회사 하이닉스반도체 | Mos 구조 형성 방법 |
| US6611457B2 (en) | 2001-09-18 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Read-only nonvolatile memory |
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