JPH02254832A - スタッフ同期多重化システムにおける一時記憶回路のデータスリップ防止方式 - Google Patents
スタッフ同期多重化システムにおける一時記憶回路のデータスリップ防止方式Info
- Publication number
- JPH02254832A JPH02254832A JP1075039A JP7503989A JPH02254832A JP H02254832 A JPH02254832 A JP H02254832A JP 1075039 A JP1075039 A JP 1075039A JP 7503989 A JP7503989 A JP 7503989A JP H02254832 A JPH02254832 A JP H02254832A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- write clock
- clock
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
目 次
÷既 要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作 用
実 施 例
発明の効果
概要
一時記憶回路からデータを読み出すときスタッフパルス
を挿入して、伝送データのスリップを防止するスタッフ
同期多重化システムにおける一時記憶回路のデータスリ
ップ防止方式に関し、ジッタの影響を受けることなく書
き込みクロックと読み出しクロックの位相比較を行うこ
とを目的とし、 書き込みクロック分周回路によりＮ分周された書き込み
タロツクに従って、伝送データをメモリ内に書き込み、
読み出しクロック分周回路によりＮ分周された読み出し
クロックに従って、メモリ内の伝送データを読み出し、
その読み出した伝送データを多重化し、さらにＮ分周さ
れた書き込みクロックパルスと読み出しクロックパルス
の位相を位相比較論理回路により比較して、その比較結
果に応じて伝送データにスタッフパルスを付加するスタ
ッフ同期多重化システムにおける一時記憶回路のデータ
スリップ防止方式において、位相比較論理回路に入力す
る書き込みクロックのパルス幅を設定する書き込みクロ
ックパルス幅設定回路を設け、該書き込みクロックパル
ス幅設定回路により、位相比較論理回路に入力する書き
込みクロックのパルス幅を、ジッタの量に対応して設定
するように構成する。
を挿入して、伝送データのスリップを防止するスタッフ
同期多重化システムにおける一時記憶回路のデータスリ
ップ防止方式に関し、ジッタの影響を受けることなく書
き込みクロックと読み出しクロックの位相比較を行うこ
とを目的とし、 書き込みクロック分周回路によりＮ分周された書き込み
タロツクに従って、伝送データをメモリ内に書き込み、
読み出しクロック分周回路によりＮ分周された読み出し
クロックに従って、メモリ内の伝送データを読み出し、
その読み出した伝送データを多重化し、さらにＮ分周さ
れた書き込みクロックパルスと読み出しクロックパルス
の位相を位相比較論理回路により比較して、その比較結
果に応じて伝送データにスタッフパルスを付加するスタ
ッフ同期多重化システムにおける一時記憶回路のデータ
スリップ防止方式において、位相比較論理回路に入力す
る書き込みクロックのパルス幅を設定する書き込みクロ
ックパルス幅設定回路を設け、該書き込みクロックパル
ス幅設定回路により、位相比較論理回路に入力する書き
込みクロックのパルス幅を、ジッタの量に対応して設定
するように構成する。
産業上の利用分野
本発明は一時記憶回路からデータを読み出すときスタッ
フパルスを挿入して、伝送データのスリップを防止する
スタッフ同期多重化システムにおける一時記憶回路のデ
ータスリップ防止方式に関する。
フパルスを挿入して、伝送データのスリップを防止する
スタッフ同期多重化システムにおける一時記憶回路のデ
ータスリップ防止方式に関する。
複数の低次群ディジタル信号を多重変換して高次群ディ
ジタル信号を生成するには、各低次群ディジタル信号の
周波数や位相が完全に一致している必要がある。複数の
低次群ディジタル信号の周波数や位相が完全に一致して
いれば、この低次群ディジタル信号を高次群ディジタル
信号のクロック周波数で打ち抜き、加え合わせることに
より高次群ディジタル信号へ多重変換することができる
。
ジタル信号を生成するには、各低次群ディジタル信号の
周波数や位相が完全に一致している必要がある。複数の
低次群ディジタル信号の周波数や位相が完全に一致して
いれば、この低次群ディジタル信号を高次群ディジタル
信号のクロック周波数で打ち抜き、加え合わせることに
より高次群ディジタル信号へ多重変換することができる
。
また、メモリにおいて書き込みクロックより読み出しク
ロックのほうがわずかに周波数が高い場合は、長時間経
つと読み出しクロックが書き込みクロックを追い抜いて
しまい同じデータを２度読んでしまう状態が発生するこ
とになる（データスリップ）。このようなデータスリッ
プの発生を防ぐには、データにスタッフパルスを付加す
るようにしている。
ロックのほうがわずかに周波数が高い場合は、長時間経
つと読み出しクロックが書き込みクロックを追い抜いて
しまい同じデータを２度読んでしまう状態が発生するこ
とになる（データスリップ）。このようなデータスリッ
プの発生を防ぐには、データにスタッフパルスを付加す
るようにしている。
また、低次群ディジタル信号は伝送路を通ってくるため
、ジッタ（パルスのゆらぎ）が発生する。
、ジッタ（パルスのゆらぎ）が発生する。
このような中で、データスリップを確実に防止すること
が要望されている。
が要望されている。
従来の技術
第６図は従来例の概要ブロック図を示している。
互いに非同期の複数チャンネルの低次群入力データ（６
，３１２Ｍｂ／ｓ）を、多重回路３７により多重化して
高次群出力（３２，０６４Ｍｂ／Ｓ）を得るスタッフ同
期多重化システムとなっている。３３はチャンネル１
（ＣＨＩ）のデータを蓄積する一時記憶回路、３４は
一時記憶回路３３を制御するスタッフ制御回路、３５は
チャンネル２ （ＣＨ２）のデータを蓄積する一時記憶
回路、３６は一時記憶回路３５を制御するスタッフ制御
回路である。ＣＨ３、ＣＨ４、・・・につぃてもＣＨｌ
、ＣＨ２と同様の構成であるため、ＣＨ３、ＣＨ４、・
・・については図示していない。
，３１２Ｍｂ／ｓ）を、多重回路３７により多重化して
高次群出力（３２，０６４Ｍｂ／Ｓ）を得るスタッフ同
期多重化システムとなっている。３３はチャンネル１
（ＣＨＩ）のデータを蓄積する一時記憶回路、３４は
一時記憶回路３３を制御するスタッフ制御回路、３５は
チャンネル２ （ＣＨ２）のデータを蓄積する一時記憶
回路、３６は一時記憶回路３５を制御するスタッフ制御
回路である。ＣＨ３、ＣＨ４、・・・につぃてもＣＨｌ
、ＣＨ２と同様の構成であるため、ＣＨ３、ＣＨ４、・
・・については図示していない。
３７は各ＣＨからのデータを多重化する多重回路、３８
はマスタクロツタ発振器、３９は１１５分周器、４０は
多重化されたデータを分離する分離回路である。
はマスタクロツタ発振器、３９は１１５分周器、４０は
多重化されたデータを分離する分離回路である。
第７図は第６図のブロック図の動作を説明するためのタ
イムチャートを示している。
イムチャートを示している。
各ＣＨのデータの速度は６．３１２Ｍｂ／ｓであり、こ
れらのデータから抽出されるクロックも６．３１２ＭＨ
ｚとなる。ＣＨＩのデータから抽出された６、３１２Ｍ
Ｈｚの書き込みタロツクにより、このＣＨＩのデータが
一時記憶回路３３に書き込まれる。ＣＨ２のデータから
抽出された６、３１２ＭＨｚの書き込みクロックにより
、このＣＨ２のデータが一時記憶回路３５に書き込まれ
る。３２゜０６４ＭＨｚのマスククロツタを１１５分周
器３９により５分周して作成された６、４１２８ＭＩ（
ｚの読み出しクロックにより、−時記憶回路３３．３５
内のデータが読み出される。これにより、各ＣＨ間のデ
ータの位相は同期することになる。このとき、読み出し
クロックが書き込みクロックを追い抜いたり、追い抜く
状態に近づくと、データにスタッフビットを付加してク
ロックの追い抜きを防止している。
れらのデータから抽出されるクロックも６．３１２ＭＨ
ｚとなる。ＣＨＩのデータから抽出された６、３１２Ｍ
Ｈｚの書き込みタロツクにより、このＣＨＩのデータが
一時記憶回路３３に書き込まれる。ＣＨ２のデータから
抽出された６、３１２ＭＨｚの書き込みクロックにより
、このＣＨ２のデータが一時記憶回路３５に書き込まれ
る。３２゜０６４ＭＨｚのマスククロツタを１１５分周
器３９により５分周して作成された６、４１２８ＭＩ（
ｚの読み出しクロックにより、−時記憶回路３３．３５
内のデータが読み出される。これにより、各ＣＨ間のデ
ータの位相は同期することになる。このとき、読み出し
クロックが書き込みクロックを追い抜いたり、追い抜く
状態に近づくと、データにスタッフビットを付加してク
ロックの追い抜きを防止している。
第８図は従来例回路図であり、第６図の一時記憶回路と
スタッフ制御回路を示している。
スタッフ制御回路を示している。
伝送路を通ってくる６、３１２Ｍｂ／ｓの低次群入力デ
ータにはジッタが発生しているため、書き込みクロック
用分周器４１により、６．３１２ＭＨｚの書き込みクロ
ックを８分周し、データー時記憶回路２０に書き込まれ
るデータ長を長くして、ジッタによるデータ位相ずれを
縮小している。つまり、データに対するジッタの量が見
掛は上小さくなる。また、６．４１２８ＭＨｚの読み出
しクロックも読み出しタロツク用分周器２２により８分
周して、この８分周したクロックをデーター時記憶回路
２０の読み出しクロックとして用いる。読み出しクロッ
ク用分周器２２から出力される読み出しクロックＲΦ１
〜ＲΦ８のタイミングに合わせて、データー時記憶回路
２０内のデータが、ＡＮＤ回路２３−１〜２３−８を介
して読み出される。
ータにはジッタが発生しているため、書き込みクロック
用分周器４１により、６．３１２ＭＨｚの書き込みクロ
ックを８分周し、データー時記憶回路２０に書き込まれ
るデータ長を長くして、ジッタによるデータ位相ずれを
縮小している。つまり、データに対するジッタの量が見
掛は上小さくなる。また、６．４１２８ＭＨｚの読み出
しクロックも読み出しタロツク用分周器２２により８分
周して、この８分周したクロックをデーター時記憶回路
２０の読み出しクロックとして用いる。読み出しクロッ
ク用分周器２２から出力される読み出しクロックＲΦ１
〜ＲΦ８のタイミングに合わせて、データー時記憶回路
２０内のデータが、ＡＮＤ回路２３−１〜２３−８を介
して読み出される。
２４はデーター時記憶回路２０から読み出されたデータ
を多重回路へ送出するためのＯＲ回路である。２６は８
分周された読み出しクロックと書き込みクロックの位相
を比較するＡＮＤ回路、２７はＲＳフリップフロップ（
Ｒ５Ｆ／Ｆ） 、２８はＮＡＮＤＡＮＤ回路はＤフリッ
プフロップ（Ｄ Ｆ／Ｆ）、３０は読み出しクロック
をマスクするだめのＡＮＤ回路である。
を多重回路へ送出するためのＯＲ回路である。２６は８
分周された読み出しクロックと書き込みクロックの位相
を比較するＡＮＤ回路、２７はＲＳフリップフロップ（
Ｒ５Ｆ／Ｆ） 、２８はＮＡＮＤＡＮＤ回路はＤフリッ
プフロップ（Ｄ Ｆ／Ｆ）、３０は読み出しクロック
をマスクするだめのＡＮＤ回路である。
第９図は従来例による書き込みクロック用分周器の詳細
回路図、第１０図は第９図回路によるタイムチャートを
示しており、書き込みクロック用分周器４１の内部回路
動作について説明する。
回路図、第１０図は第９図回路によるタイムチャートを
示しており、書き込みクロック用分周器４１の内部回路
動作について説明する。
Ｆ／Ｆ３１−１〜３１−７のクロック（ＣＬＫ）端子に
６．３１２Ｍ）ｔｚの書き込みクロックが入力されるよ
うになっている。先ず、クリア（ＣＬＲ）信号（第１０
図ａ点）により全てのＦ／Ｆ３１−１〜３１−７の出力
をクリアにした後、６゜３１２ＭＨｚの１番目の書き込
みクロックパルスにより（第１０図す点）、Ｆ／Ｆ３１
−１の出力Ｑがハイレベルへ反転して、書き込みクロッ
クＷΦ１、ＷΦ１′がハイレベルとなる。このとき、Ｆ
／Ｆ３１−１の出力頁がローレベルへ反転するため、Ａ
ＮＤ回路３２の出力ＷΦ８はローレベルへ反転する。６
．３１２Ｍ１（ｚの２番目の書き込みクロックパルスが
入力されると（第１０図Ｃ点）、Ｆ／Ｆ３１−２の出力
Ｑがハイレベルへ反転して、書き込みクロックＷＯＺが
ハイレベルとなる。このように、６．３１２ＭＨｚの書
き込みクロックのタイミングに従い、Ｆ／Ｆ３１−３〜
３１−７の出力も同様にハイレベルへ反転し、６．３１
２Ｍ七の８番目の書き込みクロックパルスが、Ｆ／Ｆ３
１−７に入力された時点で（第１０図ｄ点）、このＦ／
Ｆ３１−７の出力頁がハイレベルとなり、ＡＮＤ回路３
２の出力ＷΦ８がハイレベルへ反転する。
６．３１２Ｍ）ｔｚの書き込みクロックが入力されるよ
うになっている。先ず、クリア（ＣＬＲ）信号（第１０
図ａ点）により全てのＦ／Ｆ３１−１〜３１−７の出力
をクリアにした後、６゜３１２ＭＨｚの１番目の書き込
みクロックパルスにより（第１０図す点）、Ｆ／Ｆ３１
−１の出力Ｑがハイレベルへ反転して、書き込みクロッ
クＷΦ１、ＷΦ１′がハイレベルとなる。このとき、Ｆ
／Ｆ３１−１の出力頁がローレベルへ反転するため、Ａ
ＮＤ回路３２の出力ＷΦ８はローレベルへ反転する。６
．３１２Ｍ１（ｚの２番目の書き込みクロックパルスが
入力されると（第１０図Ｃ点）、Ｆ／Ｆ３１−２の出力
Ｑがハイレベルへ反転して、書き込みクロックＷＯＺが
ハイレベルとなる。このように、６．３１２ＭＨｚの書
き込みクロックのタイミングに従い、Ｆ／Ｆ３１−３〜
３１−７の出力も同様にハイレベルへ反転し、６．３１
２Ｍ七の８番目の書き込みクロックパルスが、Ｆ／Ｆ３
１−７に入力された時点で（第１０図ｄ点）、このＦ／
Ｆ３１−７の出力頁がハイレベルとなり、ＡＮＤ回路３
２の出力ＷΦ８がハイレベルへ反転する。
このように動作させることにより、６．３１２ＭＨｚの
書き込みクロックを８分周することができ、この８分周
されたクロックを、データー時記憶回路２０の書き込み
クロックとして用いる。
書き込みクロックを８分周することができ、この８分周
されたクロックを、データー時記憶回路２０の書き込み
クロックとして用いる。
第１１図は従来例による正常状態のタイムチャートを示
してあり、書き込みクロックと読み出しクロックの位相
差が十分確保されているときについて説明する。
してあり、書き込みクロックと読み出しクロックの位相
差が十分確保されているときについて説明する。
低次群入力データａ−１、ｂ−１、・・・から抽出され
た６、３１２ＭＩ（ｚのクロックが、書き込みクロック
用分周器４１により８分周される。この８分周された書
き込みクロックＷΦ１〜ＷΦ８により、データａ−１，
ｂ−１、”・ｈ−１がデーター時記憶回路２０に書き込
まれる。３２．０６４Ｍ七のマスタクロツタが５分周さ
れた６、４１２８Ｍ）Ｉｚの読み出しクロックは、読み
出しクロック用分周器２２により８分周される。この８
分周された読み出しクロックＲΦ１〜ＲΦ８により、デ
ーター時記憶回路２０内に蓄積されたデータＤΦ１〜Ｄ
Φ８（＝ａ−１、ｂ−１、−ｈ−１）が読み出され、こ
の読み出されたデータはＯＲ回路２４を介して多重回路
へ送出される。
た６、３１２ＭＩ（ｚのクロックが、書き込みクロック
用分周器４１により８分周される。この８分周された書
き込みクロックＷΦ１〜ＷΦ８により、データａ−１，
ｂ−１、”・ｈ−１がデーター時記憶回路２０に書き込
まれる。３２．０６４Ｍ七のマスタクロツタが５分周さ
れた６、４１２８Ｍ）Ｉｚの読み出しクロックは、読み
出しクロック用分周器２２により８分周される。この８
分周された読み出しクロックＲΦ１〜ＲΦ８により、デ
ーター時記憶回路２０内に蓄積されたデータＤΦ１〜Ｄ
Φ８（＝ａ−１、ｂ−１、−ｈ−１）が読み出され、こ
の読み出されたデータはＯＲ回路２４を介して多重回路
へ送出される。
ＡＮＤ回路２６には書き込みクロックＷΦ１′と読み出
しクロックＲΦ１′が入力されており、書き込みクロッ
クと読み出しクロックの位相差を監視している。書き込
みクロックＷΦ１′と読み出しタロツクＲΦ１′のパル
スの位相差が十分確保されているとき、即ち両者のパル
スが時間軸上で重複しない限り、ＡＮＤ回路２６の出力
はローレベルのままであり、Ｒ３Ｆ／Ｆ２７の出力Ｑも
ローレベルのままである。よって、６．４１２８ＭＨｚ
の読み出しクロックが、ＡＮＤ回路３０から読み出しク
ロック用分周器２２へ常に出力されることになる。
しクロックＲΦ１′が入力されており、書き込みクロッ
クと読み出しクロックの位相差を監視している。書き込
みクロックＷΦ１′と読み出しタロツクＲΦ１′のパル
スの位相差が十分確保されているとき、即ち両者のパル
スが時間軸上で重複しない限り、ＡＮＤ回路２６の出力
はローレベルのままであり、Ｒ３Ｆ／Ｆ２７の出力Ｑも
ローレベルのままである。よって、６．４１２８ＭＨｚ
の読み出しクロックが、ＡＮＤ回路３０から読み出しク
ロック用分周器２２へ常に出力されることになる。
第１２図は従来例によるスタッフ状態のタイムチャート
を示しており、書き込みクロックと読み出しクロックの
位相が接近したときについて説明する。
を示しており、書き込みクロックと読み出しクロックの
位相が接近したときについて説明する。
ＡＮＤ回路２６に入力される書き込みクロックＷΦ１′
と読み出しクロックＲΦ１′の位相差が小さくなったと
き、即ち、書き込みクロックＷΦ１′と読み出しクロッ
クＲΦｌ′のパルスが時間軸上で重複したとき、ＡＮＤ
回路２６の出力はハイレベルへ反転し、Ｒ５Ｆ／Ｆ２７
の出力Ｑもハイレベルとなる（セット状態）。また、読
み出しタロツク用分周器２２から読み出しクロックＲΦ
８が出力された時点で、ＮＡＮＤ回路２８の入力は両方
ともハイレベルとなるため、このＮＡＮＤ回路２８の出
力はローレベルへ反転し、ＡＮＤ回路３０からの出力パ
ルスをマスクすることになる。このマスクされたパルス
の立ち下がり時点で、Ｄ Ｆ／Ｆ２９の出力頁からハ
イレベル信号が出力されることにより、Ｒ５Ｆ／Ｆ２７
がリセットされてＮＡＮＤ回路２８の出力は、再びハイ
レベルへ反転する。このように、１ビット歯抜けした６
、４１２８ＭＨｚのクロックを、読み出しクロック用分
周器２２に入力して８分周すれば読み出しクロツタＲΦ
１ （＝ＲΦ１′）の位相が１ビツト後方にずれること
になる。これにより、書き込みクロックと読み出しクロ
ックの位相に１ビツトの位相差ができて、クロックの追
い抜きを防止することができる。多重回路へ送出される
データにはスタッフビットが付加され、このスタッフビ
ットは受信側において取り除かれる。
と読み出しクロックＲΦ１′の位相差が小さくなったと
き、即ち、書き込みクロックＷΦ１′と読み出しクロッ
クＲΦｌ′のパルスが時間軸上で重複したとき、ＡＮＤ
回路２６の出力はハイレベルへ反転し、Ｒ５Ｆ／Ｆ２７
の出力Ｑもハイレベルとなる（セット状態）。また、読
み出しタロツク用分周器２２から読み出しクロックＲΦ
８が出力された時点で、ＮＡＮＤ回路２８の入力は両方
ともハイレベルとなるため、このＮＡＮＤ回路２８の出
力はローレベルへ反転し、ＡＮＤ回路３０からの出力パ
ルスをマスクすることになる。このマスクされたパルス
の立ち下がり時点で、Ｄ Ｆ／Ｆ２９の出力頁からハ
イレベル信号が出力されることにより、Ｒ５Ｆ／Ｆ２７
がリセットされてＮＡＮＤ回路２８の出力は、再びハイ
レベルへ反転する。このように、１ビット歯抜けした６
、４１２８ＭＨｚのクロックを、読み出しクロック用分
周器２２に入力して８分周すれば読み出しクロツタＲΦ
１ （＝ＲΦ１′）の位相が１ビツト後方にずれること
になる。これにより、書き込みクロックと読み出しクロ
ックの位相に１ビツトの位相差ができて、クロックの追
い抜きを防止することができる。多重回路へ送出される
データにはスタッフビットが付加され、このスタッフビ
ットは受信側において取り除かれる。
発明が解決しようとする課題
第１３図はデータにジッタが生じた場合の位相比較を説
明するためのタイムチャートを示しており、上述したよ
うな従来のスタッフ同期多重化システムにおける一時記
憶回路のデータスリップ防止方式において、伝送路から
送られてくるデータにジッタが発生していた場合、その
データから抽出した書き込みクロックＷΦ１′にもジッ
タが発生している。そして、本来ａ点の位置にあるべき
書き込みクロックがｂ点の位置にずれている場合、ＡＮ
Ｄ回路等により書き込みクロックＷΦ１′のパルスと読
み出しクロックＲΦ１′のパルスの位相を比較しても、
両者の位相差が小さくなっていることを検出することが
できないという問題があった。
明するためのタイムチャートを示しており、上述したよ
うな従来のスタッフ同期多重化システムにおける一時記
憶回路のデータスリップ防止方式において、伝送路から
送られてくるデータにジッタが発生していた場合、その
データから抽出した書き込みクロックＷΦ１′にもジッ
タが発生している。そして、本来ａ点の位置にあるべき
書き込みクロックがｂ点の位置にずれている場合、ＡＮ
Ｄ回路等により書き込みクロックＷΦ１′のパルスと読
み出しクロックＲΦ１′のパルスの位相を比較しても、
両者の位相差が小さくなっていることを検出することが
できないという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ジッタの影響を受けることなく
書き込みクロックと読み出しクロックの位相比較が行え
るスタッフ同期多重化システムにおける一時記憶回路の
データスリップ防止方式を提供することである。
の目的とするところは、ジッタの影響を受けることなく
書き込みクロックと読み出しクロックの位相比較が行え
るスタッフ同期多重化システムにおける一時記憶回路の
データスリップ防止方式を提供することである。
課題を解決するための手段
第１図は本発明の原理ブロック図である。
書き込みクロック分周回路１０によりＮ分周された書き
込みクロックに従って、伝送データをメモリ１１内に書
き込み、読み出しクロック分周回路１２によりＮ分周さ
れた読み出しクロックに従って、メモリ１１内の伝送デ
ータを読み出し、その読み出した伝送データを多重化し
、さらにＮ分周された書き込みクロックパルスと読み出
しクロックパルスの位相を位相比較論理回路１３により
比較して、その比較結果に応じて伝送データにスタッフ
パルスを付加するスタッフ同期多重化システムにおける
一時記憶回路のデータスリップ防止方式において、位相
比較論理回路１３に入力する書き込みクロックのパルス
幅を設定する書き込みクロックパルス幅設定回路１４を
設ける。
込みクロックに従って、伝送データをメモリ１１内に書
き込み、読み出しクロック分周回路１２によりＮ分周さ
れた読み出しクロックに従って、メモリ１１内の伝送デ
ータを読み出し、その読み出した伝送データを多重化し
、さらにＮ分周された書き込みクロックパルスと読み出
しクロックパルスの位相を位相比較論理回路１３により
比較して、その比較結果に応じて伝送データにスタッフ
パルスを付加するスタッフ同期多重化システムにおける
一時記憶回路のデータスリップ防止方式において、位相
比較論理回路１３に入力する書き込みクロックのパルス
幅を設定する書き込みクロックパルス幅設定回路１４を
設ける。
そして、書き込みクロックパルス幅設定回路１４により
、位相比較論理回路１３に入力する書き込みクロックの
パルス幅を、ジッタの量に対応して設定する。
、位相比較論理回路１３に入力する書き込みクロックの
パルス幅を、ジッタの量に対応して設定する。
作 用
本発明によれば、伝送データから抽出された書き込みク
ロックが、書き込みクロック分周回路１０によりＮ分周
され、このＮ分周された書き込みクロックにより伝送デ
ータがメモリ１１に書き込まれる。このとき、伝送デー
タ及び書き込みクロックにジッタが発生しているものと
すると、このジッタの量を予め予測して、位相比較論理
回路１３へ入力する書き込みクロックのパルス幅を、書
き込みクロックパルス幅設定回路１４により、ジッタを
吸収することのできるパルス幅に設定する。
ロックが、書き込みクロック分周回路１０によりＮ分周
され、このＮ分周された書き込みクロックにより伝送デ
ータがメモリ１１に書き込まれる。このとき、伝送デー
タ及び書き込みクロックにジッタが発生しているものと
すると、このジッタの量を予め予測して、位相比較論理
回路１３へ入力する書き込みクロックのパルス幅を、書
き込みクロックパルス幅設定回路１４により、ジッタを
吸収することのできるパルス幅に設定する。
第２図は本発明の詳細な説明するためのタイムチャート
を示している。
を示している。
本来ａ点の位置（実線パルス）にあるべき位相比較論理
回路１３へ入力する書き込みクロックＷΦ１′のパルス
が、ジッタによりｂ点の位置（破線パルス）へずれた場
合でも、書き込みクロックＷΦ１′のパルス幅を広く設
定することにより、書き込みクロックパルスＷΦ１′と
読み出しクロックパルスＲΦ１′は時間軸上で重なるこ
とになる。よって、データにジッタが発生している場合
でも、ＡＮＤ回路等から成る位相比較論理回路１３にお
いて、書き込みクロックと読み出しクロックの位相差が
小さくなっていることを検出することができる。
回路１３へ入力する書き込みクロックＷΦ１′のパルス
が、ジッタによりｂ点の位置（破線パルス）へずれた場
合でも、書き込みクロックＷΦ１′のパルス幅を広く設
定することにより、書き込みクロックパルスＷΦ１′と
読み出しクロックパルスＲΦ１′は時間軸上で重なるこ
とになる。よって、データにジッタが発生している場合
でも、ＡＮＤ回路等から成る位相比較論理回路１３にお
いて、書き込みクロックと読み出しクロックの位相差が
小さくなっていることを検出することができる。
実 施 例
以下本発明を図面に示す実施例に基づいて詳細に説明す
る。
る。
第３図は本発明による実施例回路図を示しており、第８
図の従来回路図と同一構成部分については、同一符号を
付しその詳細な説明は省略する。
図の従来回路図と同一構成部分については、同一符号を
付しその詳細な説明は省略する。
第３図の回路が第８図の従来回路と相違する点は、書き
込みクロック用分周器２１から出力される書き込みクロ
ックＷΦ１、ＷΦ２を、ＯＲ回路２５を介して、位相比
較論理回路であるＡＮＤ回路２６へ入力している点であ
る。
込みクロック用分周器２１から出力される書き込みクロ
ックＷΦ１、ＷΦ２を、ＯＲ回路２５を介して、位相比
較論理回路であるＡＮＤ回路２６へ入力している点であ
る。
第４図は本発明による書き込みクロック用分周器の詳細
回路図、第５図は第４図の回路によるタイムチャートを
示しており、第９図の従来の書き込みクロック用分周器
の回路図と同一構成部分については同一符号を付し、そ
の詳細な説明は省略する。
回路図、第５図は第４図の回路によるタイムチャートを
示しており、第９図の従来の書き込みクロック用分周器
の回路図と同一構成部分については同一符号を付し、そ
の詳細な説明は省略する。
第４図の回路が第９図の従来回路と異なる点は、２つの
Ｆ／Ｆ３１−１．３１−２の出力をＯＲ回路２５へ入力
し、このＯＲ回路２５の出力を、ＡＮＤ回路２６（第３
図参照）における書き込みクロックのパルス幅としてい
る点である。Ｆ／Ｆ ３１−１〜３１−７のクロック端
子には、６．３１２ＭＨｚの書き込みクロックが入力さ
れている。クリアパルスによりＦ／Ｆ３１−１〜３１−
７の出力がクリアされた後、６．３１２Ｍ七の１番目の
書き込みクロックパルスにより（第５図ａ点）、Ｆ／Ｆ
３１−１の出力Ｑがハイレベルへ反転して、書き込みク
ロックＷΦ１、及びＯＲ回路２５の出力ＷΦ１２がハイ
レベルとなる。このとき、Ｆ／Ｆ ３１−１（７）出力
Ｕがローレベルへ反転するため、ＡＮＤ回路３２の出力
ＷΦ８はローレベルとなる。
Ｆ／Ｆ３１−１．３１−２の出力をＯＲ回路２５へ入力
し、このＯＲ回路２５の出力を、ＡＮＤ回路２６（第３
図参照）における書き込みクロックのパルス幅としてい
る点である。Ｆ／Ｆ ３１−１〜３１−７のクロック端
子には、６．３１２ＭＨｚの書き込みクロックが入力さ
れている。クリアパルスによりＦ／Ｆ３１−１〜３１−
７の出力がクリアされた後、６．３１２Ｍ七の１番目の
書き込みクロックパルスにより（第５図ａ点）、Ｆ／Ｆ
３１−１の出力Ｑがハイレベルへ反転して、書き込みク
ロックＷΦ１、及びＯＲ回路２５の出力ＷΦ１２がハイ
レベルとなる。このとき、Ｆ／Ｆ ３１−１（７）出力
Ｕがローレベルへ反転するため、ＡＮＤ回路３２の出力
ＷΦ８はローレベルとなる。
６．３１２ＭＨｚの２番目の書き込みクロックパルスが
入力されると（第５図す点）、Ｆ／Ｆ３１−２の出力Ｑ
がハイレベルへ反転して、書き込みタロツクＷΦ２がハ
イレベルとなると同時に、ＯＲ回路２５の出力もハイレ
ベルに保持される。これにより、ＯＲ回路２５からの出
力ＷΦ１２のパルス幅は、６．３１２ＭＨｚのクロック
の２ビット分（２周期）となる。
入力されると（第５図す点）、Ｆ／Ｆ３１−２の出力Ｑ
がハイレベルへ反転して、書き込みタロツクＷΦ２がハ
イレベルとなると同時に、ＯＲ回路２５の出力もハイレ
ベルに保持される。これにより、ＯＲ回路２５からの出
力ＷΦ１２のパルス幅は、６．３１２ＭＨｚのクロック
の２ビット分（２周期）となる。
第３図の回路動作について説明する。
伝送データは、書き込みクロック用分局器２１により分
周された書き込みクロックタイミングＷΦ１〜ＷΦ８に
従い、データー時記憶回路２０へ書き込まれる。データ
ー時記憶回路２０内の伝送データを読み出すときは、読
み出しクロック用分周器２２により分周された読み出し
クロックタイミングＲΦ１〜ＲΦ８に従い、読み出され
る。例えば、読み出しクロックＲΦ１のパルスがハイレ
ベルへ反転したとき、データＤΦ１が、ＡＮＤ回路２３
−１を介してＯＲ回路２４へ送出される。
周された書き込みクロックタイミングＷΦ１〜ＷΦ８に
従い、データー時記憶回路２０へ書き込まれる。データ
ー時記憶回路２０内の伝送データを読み出すときは、読
み出しクロック用分周器２２により分周された読み出し
クロックタイミングＲΦ１〜ＲΦ８に従い、読み出され
る。例えば、読み出しクロックＲΦ１のパルスがハイレ
ベルへ反転したとき、データＤΦ１が、ＡＮＤ回路２３
−１を介してＯＲ回路２４へ送出される。
ここで、書き込みクロックと読み出しクロックの位相が
非常に接近しくお互いのクロックパルスが時間軸上で重
なる状態）、さらに、伝送データに２ビツトのジッタが
発生していたとすると、ＡＮＤ回路２６へ入力する書き
込みクロックＷΦ１２のパルスにもジッタが発生してい
る。このとき、ＡＮＤ回路２６へ入力する書き込みクロ
ックＷΦ１２のパルス幅が、６．３１２ＭＨｚの書き込
みクロックの１ビツト分（１周期）のパルス幅の場合、
ローレヘルノ書キ込ミクロツクＷΦ１２パルスが、ＡＮ
Ｄ回路２６へ入力されて、クロックの位相が接近してい
ることを検出できない場合がある。本実施例では、ＡＮ
Ｄ回路２６へ入力する書き込みクロックＷΦ１２のパル
ス幅が２ビツト分あるため、Ａ、ＮＤ回路２６からは確
実にハイレベルの信号が出力される。
非常に接近しくお互いのクロックパルスが時間軸上で重
なる状態）、さらに、伝送データに２ビツトのジッタが
発生していたとすると、ＡＮＤ回路２６へ入力する書き
込みクロックＷΦ１２のパルスにもジッタが発生してい
る。このとき、ＡＮＤ回路２６へ入力する書き込みクロ
ックＷΦ１２のパルス幅が、６．３１２ＭＨｚの書き込
みクロックの１ビツト分（１周期）のパルス幅の場合、
ローレヘルノ書キ込ミクロツクＷΦ１２パルスが、ＡＮ
Ｄ回路２６へ入力されて、クロックの位相が接近してい
ることを検出できない場合がある。本実施例では、ＡＮ
Ｄ回路２６へ入力する書き込みクロックＷΦ１２のパル
ス幅が２ビツト分あるため、Ａ、ＮＤ回路２６からは確
実にハイレベルの信号が出力される。
そして、Ｒ３Ｆ／Ｆ２７がセント状態となり、その出力
Ｑはハイレベルへ反転する。読み出しクロック用分周器
２２から読み出しクロックＲΦ８が出力された時点で、
ＮＡＮＤ回路２８の入力は両方ともハイレベルとなるた
め、このＮＡＮＤ回路２８の出力はローレベルへ反転し
、ＡＮＤ回路３０からの出力パルスをマスクすることに
なる。
Ｑはハイレベルへ反転する。読み出しクロック用分周器
２２から読み出しクロックＲΦ８が出力された時点で、
ＮＡＮＤ回路２８の入力は両方ともハイレベルとなるた
め、このＮＡＮＤ回路２８の出力はローレベルへ反転し
、ＡＮＤ回路３０からの出力パルスをマスクすることに
なる。
このマスクされたパルスの立ち下がり時に、ＤＦ／Ｆ
２９の出力頁からハイレベル信号が出力されることによ
り、Ｒ５Ｆ／Ｆ２７がリセットされて、ＮＡＮＤ回路２
８の出力は再びハイレベルへ反転する。
２９の出力頁からハイレベル信号が出力されることによ
り、Ｒ５Ｆ／Ｆ２７がリセットされて、ＮＡＮＤ回路２
８の出力は再びハイレベルへ反転する。
このように、１ビット歯抜けした６゜４１２８ＭＨｚの
クロックを読み出しクロック用分周器２２に入力して、
８分周すれば読み出しクロックＲΦ１ （＝ＲΦ１′）
の位相が１ビツト後方にずれて、書き込みクロックと読
み出しクロックの位相に１ビツトの位相差ができる。
クロックを読み出しクロック用分周器２２に入力して、
８分周すれば読み出しクロックＲΦ１ （＝ＲΦ１′）
の位相が１ビツト後方にずれて、書き込みクロックと読
み出しクロックの位相に１ビツトの位相差ができる。
発明の効果
本発明のスタッフ同期多重化システムにおける一時記憶
回路のデータスリップ防止方式は、以上詳述したように
構成したので、データにジッタが含まれているときでも
、データスリップの発生を避けることができ、信頼性の
高いデータ伝送を行うことが可能となるという効果を奏
する。
回路のデータスリップ防止方式は、以上詳述したように
構成したので、データにジッタが含まれているときでも
、データスリップの発生を避けることができ、信頼性の
高いデータ伝送を行うことが可能となるという効果を奏
する。
第１図は本発明の原理ブロック図、
第２図は本発明の詳細な説明するためのタイムチャート
、 第３図は本発明による実施例回路図、 第４図は本発明による書き込みクロック用分周器の詳細
回路図、 第５図は第４図の回路によるタイムチャート、第６図は
従来例の概要ブロック図、 第７図は第６図のブロック図の動作を説明するためのタ
イムチャート、 第８図は従来例回路図、 第９図は従来例による書き込みクロック用分周器の詳細
回路図、 第１０図は第９図回路によるタイムチャート、第１１図
は従来例による正常状態のタイムチャート、 第１２図は従来例によるスタッフ状態のタイムチャート
、 第１３図はデータにジッタが生じた場合の位相比較を説
明するためのタイムチャートを示している。 ０・・・書き込みクロック分周回路、 １・・・メモリ、 ２・・・読み出しクロック分周回路、 ３・・・位相比較論理回路、 ４・・・書き込みクロックパルス幅設定回路、０・・・
データー時記憶回路、 ２３−１〜２３−８．２６・・・ＡＮＤ回路、２４．２
５・・・０２回路、 ２７・・・Ｒ３Ｆ／Ｆ、 ２９・・・Ｄ Ｆ／Ｆ
、３３．３５・・・−時記憶回路、 ３４．３６・・・スタッフ制御回路、 ３７・・・多重回路、 ３８・・・マスタクロツタ発振器、 ３９・・・１１５分周回路。
、 第３図は本発明による実施例回路図、 第４図は本発明による書き込みクロック用分周器の詳細
回路図、 第５図は第４図の回路によるタイムチャート、第６図は
従来例の概要ブロック図、 第７図は第６図のブロック図の動作を説明するためのタ
イムチャート、 第８図は従来例回路図、 第９図は従来例による書き込みクロック用分周器の詳細
回路図、 第１０図は第９図回路によるタイムチャート、第１１図
は従来例による正常状態のタイムチャート、 第１２図は従来例によるスタッフ状態のタイムチャート
、 第１３図はデータにジッタが生じた場合の位相比較を説
明するためのタイムチャートを示している。 ０・・・書き込みクロック分周回路、 １・・・メモリ、 ２・・・読み出しクロック分周回路、 ３・・・位相比較論理回路、 ４・・・書き込みクロックパルス幅設定回路、０・・・
データー時記憶回路、 ２３−１〜２３−８．２６・・・ＡＮＤ回路、２４．２
５・・・０２回路、 ２７・・・Ｒ３Ｆ／Ｆ、 ２９・・・Ｄ Ｆ／Ｆ
、３３．３５・・・−時記憶回路、 ３４．３６・・・スタッフ制御回路、 ３７・・・多重回路、 ３８・・・マスタクロツタ発振器、 ３９・・・１１５分周回路。
Claims (1)
- 【特許請求の範囲】 書き込みクロック分周回路（１０）によりＮ分周された
書き込みクロックに従って、伝送データをメモリ（１１
）内に書き込み、読み出しクロック分周回路（１２）に
よりＮ分周された読み出しクロックに従って、メモリ（
１１）内の伝送データを読み出し、その読み出した伝送
データを多重化し、さらにＮ分周された書き込みクロッ
クパルスと読み出しクロックパルスの位相を位相比較論
理回路（１３）により比較して、その比較結果に応じて
伝送データにスタッフパルスを付加するスタッフ同期多
重化システムにおける一時記憶回路のデータスリップ防
止方式において、 位相比較論理回路（１３）に入力する書き込みクロック
のパルス幅を設定する書き込みクロックパルス幅設定回
路（１４）を設け、 該書き込みクロックパルス幅設定回路（１４）により、
位相比較論理回路（１３）に入力する書き込みクロック
のパルス幅を、ジッタの量に対応して設定することを特
徴とするスタッフ同期多重化システムにおける一時記憶
回路のデータスリップ防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075039A JPH02254832A (ja) | 1989-03-29 | 1989-03-29 | スタッフ同期多重化システムにおける一時記憶回路のデータスリップ防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075039A JPH02254832A (ja) | 1989-03-29 | 1989-03-29 | スタッフ同期多重化システムにおける一時記憶回路のデータスリップ防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254832A true JPH02254832A (ja) | 1990-10-15 |
Family
ID=13564665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075039A Pending JPH02254832A (ja) | 1989-03-29 | 1989-03-29 | スタッフ同期多重化システムにおける一時記憶回路のデータスリップ防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
-
1989
- 1989-03-29 JP JP1075039A patent/JPH02254832A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5757871A (en) | Jitter suppression circuit for clock signals used for sending data from a synchronous transmission network to an asynchronous transmission network | |
| US4891808A (en) | Self-synchronizing multiplexer | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| JPH0828691B2 (ja) | フレーム同期方式 | |
| US4392234A (en) | PCM Signal interface apparatus | |
| US4002844A (en) | Device for multiplexing N plesiochronous digital trains | |
| EP0334357B1 (en) | Pulse insertion circuit | |
| CA1123963A (en) | Digital signal transmission system | |
| JPH04286233A (ja) | スタッフ同期回路 | |
| EP0675613A2 (en) | Jitter reduction system in digital demultiplexers | |
| US4538286A (en) | Data rate conversion and supervisory bit insertion in a data system | |
| JPH02254832A (ja) | スタッフ同期多重化システムにおける一時記憶回路のデータスリップ防止方式 | |
| JPH05199199A (ja) | スタッフ同期制御方式 | |
| US4841524A (en) | Digital data multiple conversion system for converting data having a frequency to data having another frequency by a digital stuffing method | |
| US3491206A (en) | Tone-free multiplexing system using a delta modulator | |
| KR880006862A (ko) | 디지틀 신호처리회로 및 그에 대한 신호전송방법 | |
| JPH0115182B2 (ja) | ||
| JP2507514B2 (ja) | ディジタル位相比較器 | |
| JPS62120744A (ja) | Ｐｃｍ伝送符号化方式 | |
| JPH0350467B2 (ja) | ||
| JPS6224736A (ja) | スタツフ同期回路 | |
| JPH0630480B2 (ja) | 速度変換回路 | |
| KR910005335B1 (ko) | 슬립 제어 회로 | |
| JP2917583B2 (ja) | スタッフ同期回路 | |
| JPH011342A (ja) | フレ−ム同期方式 |