JPH0225592B2 - - Google Patents
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- JPH0225592B2 JPH0225592B2 JP58221938A JP22193883A JPH0225592B2 JP H0225592 B2 JPH0225592 B2 JP H0225592B2 JP 58221938 A JP58221938 A JP 58221938A JP 22193883 A JP22193883 A JP 22193883A JP H0225592 B2 JPH0225592 B2 JP H0225592B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- data
- digital
- address
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N17/00—Diagnosis, testing or measuring for television systems or their details
- H04N17/02—Diagnosis, testing or measuring for television systems or their details for colour television signals
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Health & Medical Sciences (AREA)
- General Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Testing Or Calibration Of Command Recording Devices (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル・データ処理装置の誤動作
検出方法に関する。
検出方法に関する。
発明の背景
デジタル・データ処理装置に発生する故障状態
は迅速に検出されることが望ましい。更に、故障
状態の検出のために動作を中断する必要なく、装
置の動作中に斯る検出は行われることも望まし
い。
は迅速に検出されることが望ましい。更に、故障
状態の検出のために動作を中断する必要なく、装
置の動作中に斯る検出は行われることも望まし
い。
発明の目的
本発明の目的は、デジタル・データ処理装置の
誤動作検出方法を提供することである。
誤動作検出方法を提供することである。
発明の概要
本発明は、アナログ・デジタル変換器（以下
ADCという）及びデジタル・アナログ変換器
（以下DACという）間に配置した１フレーム又は
マルチ・フレーム・メモリの様な大型メモリを含
むデジタル・ビデオ信号処理装置の故障状態を検
出するために使用してもよい。本発明の好適な実
施例では、メモリ・ビツト・エラーとしての故障
状態は、故障したメモリ・ビツトが最下位データ
桁になるようにメモリに出力するデータ桁をずら
すことにより影響を小さくできる。
ADCという）及びデジタル・アナログ変換器
（以下DACという）間に配置した１フレーム又は
マルチ・フレーム・メモリの様な大型メモリを含
むデジタル・ビデオ信号処理装置の故障状態を検
出するために使用してもよい。本発明の好適な実
施例では、メモリ・ビツト・エラーとしての故障
状態は、故障したメモリ・ビツトが最下位データ
桁になるようにメモリに出力するデータ桁をずら
すことにより影響を小さくできる。
本発明では所定のテスト桁パターンを処理装置
のデータ入力端に供給し、このデータ入力端への
所定のデータ桁パターンの供給に応答して処理装
置の出力端に現われるデータ桁パターンが、この
処理装置が正常動作の場合にデータ出力端から得
るパターンと同一であるか判断して処理装置の誤
動作状態を検出する。
のデータ入力端に供給し、このデータ入力端への
所定のデータ桁パターンの供給に応答して処理装
置の出力端に現われるデータ桁パターンが、この
処理装置が正常動作の場合にデータ出力端から得
るパターンと同一であるか判断して処理装置の誤
動作状態を検出する。
実施例の説明
本発明を理解するため、テレビジヨン・フレー
ム・シンクロナイザのブロツク図を示す添付図を
参照して詳細な説明をする。
ム・シンクロナイザのブロツク図を示す添付図を
参照して詳細な説明をする。
図示したフレーム・シンクロナイザには、同期
パルス及び映像情報を含む複合映像入力信号が供
給される。この映像情報は、色副搬送波を含んで
もよい。フレーム・シンクロナイザは、入力信号
をデジタル形式に符号化し、一時的にデジタル・
データをメモリに記憶する。デジタル・データ
は、同期パルス及び副搬送波を含む基準信号の制
御の下に、メモリから読み出されてアナログ形式
に複号化される。よつて入力信号を基に、同期パ
ルス及び副搬送波（入力信号の映像情報に含まれ
ていると仮定する）が基準信号の同期パルス及び
副搬送波に対して所定の位相関係にある複合映像
出力信号を発生する。
パルス及び映像情報を含む複合映像入力信号が供
給される。この映像情報は、色副搬送波を含んで
もよい。フレーム・シンクロナイザは、入力信号
をデジタル形式に符号化し、一時的にデジタル・
データをメモリに記憶する。デジタル・データ
は、同期パルス及び副搬送波を含む基準信号の制
御の下に、メモリから読み出されてアナログ形式
に複号化される。よつて入力信号を基に、同期パ
ルス及び副搬送波（入力信号の映像情報に含まれ
ていると仮定する）が基準信号の同期パルス及び
副搬送波に対して所定の位相関係にある複合映像
出力信号を発生する。
複合映像入力信号は、書き込みロツク・タイミ
ング回路１０及び好適には10ビツトADCである
ADC１２に接続した映像信号入力端子４８に供
給される。ロツク・タイミング回路１０は、色副
搬送波周波数で、複合映像入力信号の色バースト
信号に同期した連続波形を発生する。この連続波
形は、副搬送波の倍数（例えば４倍）の繰り返し
率でクロツクパルスを発生させるために用いら
れ、これらのクロツク・パルスはADC１２のサ
ンプリング時点を決定する。この様に、各クロツ
ク・パルスでADC１２は、映像信号入力端子の
信号電圧レベルをサンプルし、２進コードで表わ
す10ビツト・データ・ワードを発生する。ロツ
ク・タイミング回路１０からのクロツクは、更に
書き込みアドレス・シーケンス回路１６に供給さ
れる。クロツクパルスに応答して書き込みアドレ
ス・シーケンス回路１６は、所定順序のアドレ
ス・ワードを発生し、これをアドレス・マルチプ
レクサ１８及び制御回路２０の両方に供給する。
書き込みアドレス・シーケンス回路１６から、ア
ドレス・ワードがアドレス・マルチプレクサ１８
及び制御回路２０に供給される間、メモリ・アク
セス要求信号が仲介回路２２に供給される。
ング回路１０及び好適には10ビツトADCである
ADC１２に接続した映像信号入力端子４８に供
給される。ロツク・タイミング回路１０は、色副
搬送波周波数で、複合映像入力信号の色バースト
信号に同期した連続波形を発生する。この連続波
形は、副搬送波の倍数（例えば４倍）の繰り返し
率でクロツクパルスを発生させるために用いら
れ、これらのクロツク・パルスはADC１２のサ
ンプリング時点を決定する。この様に、各クロツ
ク・パルスでADC１２は、映像信号入力端子の
信号電圧レベルをサンプルし、２進コードで表わ
す10ビツト・データ・ワードを発生する。ロツ
ク・タイミング回路１０からのクロツクは、更に
書き込みアドレス・シーケンス回路１６に供給さ
れる。クロツクパルスに応答して書き込みアドレ
ス・シーケンス回路１６は、所定順序のアドレ
ス・ワードを発生し、これをアドレス・マルチプ
レクサ１８及び制御回路２０の両方に供給する。
書き込みアドレス・シーケンス回路１６から、ア
ドレス・ワードがアドレス・マルチプレクサ１８
及び制御回路２０に供給される間、メモリ・アク
セス要求信号が仲介回路２２に供給される。
基準入力信号は、読み出しロツク・タイミング
回路２６に接続された基準入力端子２４に供給さ
れる。読み出しロツク・タイミング回路２６は、
書き込みロツク・タイミング回路１０と同様に動
作し、基準副搬送波周波数の連続波を発生し、回
路１０により発生するクロツク・パルス周波数を
入力映像信号副搬送波に関連させたと同様に連続
波より基準副搬送波周波数の倍数に等しい周波数
のクロツク・パルス列をつくる。クロツク・パル
スは、10ビツトDAC２８に供給され、DACのた
めの変換時間を決定する。クロツク・パルスは、
更に読み出しアドレス・シーケンス回路３０に供
給され、シーケンス回路１６で発生したものと同
じ所定の一連のアドレス・ワードを発生し、アド
レス・マルチプレクサ１８及び制御回路２０に、
この一連のアドレス・ワードを供給する。読み出
しアドレス・シーケンス回路３０が、アドレス・
ワードをアドレス・マルチプレクサ１８及び制御
回路２０に供給する間、メモリ・アクセス要求信
号が仲介回路２２に供給される。
回路２６に接続された基準入力端子２４に供給さ
れる。読み出しロツク・タイミング回路２６は、
書き込みロツク・タイミング回路１０と同様に動
作し、基準副搬送波周波数の連続波を発生し、回
路１０により発生するクロツク・パルス周波数を
入力映像信号副搬送波に関連させたと同様に連続
波より基準副搬送波周波数の倍数に等しい周波数
のクロツク・パルス列をつくる。クロツク・パル
スは、10ビツトDAC２８に供給され、DACのた
めの変換時間を決定する。クロツク・パルスは、
更に読み出しアドレス・シーケンス回路３０に供
給され、シーケンス回路１６で発生したものと同
じ所定の一連のアドレス・ワードを発生し、アド
レス・マルチプレクサ１８及び制御回路２０に、
この一連のアドレス・ワードを供給する。読み出
しアドレス・シーケンス回路３０が、アドレス・
ワードをアドレス・マルチプレクサ１８及び制御
回路２０に供給する間、メモリ・アクセス要求信
号が仲介回路２２に供給される。
ADC１２の出力バスは、パターン発生器１４
を介してメモリ３２の内部データ・バスに接続さ
れる。メモリ３２の内部データ・バスは、パター
ン検出器３３及びパターン検出・ブランキング回
路３４を介してDAC２８の入力バスに接続され
る。メモリ３２のアドレス・バスは、アドレス・
マルチプレクサ１８に接続される。上述より明ら
かな如く、タイミング回路１０で発生したクロツ
ク・パルスに同期して、ADC１２から受け取つ
たデータ・ワードはシーケンス回路１６がメモリ
に供給したアドレス・ワードにより決る記憶位置
に書き込まれる。そして、データ・ワードは、タ
イミング回路２６が発生するクロツク・パルスに
同期してシーケンス回路３０が供給したアドレ
ス・ワードで指定される位置から、メモリの外に
読み出される。出力データ・ワードは、DAC２
８に供給され、DAC２８はタイミング回路２６
により発生するクロツク・パルスの制御の下に動
作し、デジタル・データを複合映像信号に再生す
る。この複合映像信号は映像信号出力端子５０か
ら得られ、その同期パルス及び副搬送波は、基準
信号のそれらに位相が一致している。
を介してメモリ３２の内部データ・バスに接続さ
れる。メモリ３２の内部データ・バスは、パター
ン検出器３３及びパターン検出・ブランキング回
路３４を介してDAC２８の入力バスに接続され
る。メモリ３２のアドレス・バスは、アドレス・
マルチプレクサ１８に接続される。上述より明ら
かな如く、タイミング回路１０で発生したクロツ
ク・パルスに同期して、ADC１２から受け取つ
たデータ・ワードはシーケンス回路１６がメモリ
に供給したアドレス・ワードにより決る記憶位置
に書き込まれる。そして、データ・ワードは、タ
イミング回路２６が発生するクロツク・パルスに
同期してシーケンス回路３０が供給したアドレ
ス・ワードで指定される位置から、メモリの外に
読み出される。出力データ・ワードは、DAC２
８に供給され、DAC２８はタイミング回路２６
により発生するクロツク・パルスの制御の下に動
作し、デジタル・データを複合映像信号に再生す
る。この複合映像信号は映像信号出力端子５０か
ら得られ、その同期パルス及び副搬送波は、基準
信号のそれらに位相が一致している。
タイミング回路２６が発生するクロツク・パル
スとタイミング回路１０が発生するクロツク・パ
ルスの間には所定の位相関係が無い。従つてメモ
リに課せられる読み出し及び書き込み要求間の干
渉を避けるために、メモリはランダム・アクセ
ス・メモリ（以下RAMという）ばかりでなく、
入力及び出力データ・レジスタを含む。入力デー
タ・レジスタはRAMにアクセスできるようにな
るまで入力データ・ワードを一時的に蓄積し、出
力データ・レジスタはメモリの内部データ・バス
にアクセスできるようになるまでRAMからの出
力データ・ワードを一時的に蓄積する。更に、シ
ーケンス回路１６及び３０で生成されるアドレ
ス・ワードは、各シーケンス回路１６及び３０が
夫々ロツク・タイミング回路１０及び２６からク
ロツクを受け取り、次のアドレス・ワードを生成
するまで、各シーケンス回路の出力端に保持され
る。この間隔は、例えば読み出しアドレス・シー
ケンス回路３０がクロツク信号を受け取り、継続
して次のアドレス・ワードを発生するとき、書き
込みアクセスを行い、又この様にして読み出しア
クセスを行うに充分な長さである。シーケンス回
路３０の出力端から上述の次のアドレス・ワード
を取り除く前に、書き込みアクセスを完了させる
ために充分な時間がある。仲介回路２２はメモ
リ・アクセス要求信号を用いて、RAMに対する
複数の要求の衝突を解消するように、メモリのア
クセスを制御する。
スとタイミング回路１０が発生するクロツク・パ
ルスの間には所定の位相関係が無い。従つてメモ
リに課せられる読み出し及び書き込み要求間の干
渉を避けるために、メモリはランダム・アクセ
ス・メモリ（以下RAMという）ばかりでなく、
入力及び出力データ・レジスタを含む。入力デー
タ・レジスタはRAMにアクセスできるようにな
るまで入力データ・ワードを一時的に蓄積し、出
力データ・レジスタはメモリの内部データ・バス
にアクセスできるようになるまでRAMからの出
力データ・ワードを一時的に蓄積する。更に、シ
ーケンス回路１６及び３０で生成されるアドレ
ス・ワードは、各シーケンス回路１６及び３０が
夫々ロツク・タイミング回路１０及び２６からク
ロツクを受け取り、次のアドレス・ワードを生成
するまで、各シーケンス回路の出力端に保持され
る。この間隔は、例えば読み出しアドレス・シー
ケンス回路３０がクロツク信号を受け取り、継続
して次のアドレス・ワードを発生するとき、書き
込みアクセスを行い、又この様にして読み出しア
クセスを行うに充分な長さである。シーケンス回
路３０の出力端から上述の次のアドレス・ワード
を取り除く前に、書き込みアクセスを完了させる
ために充分な時間がある。仲介回路２２はメモ
リ・アクセス要求信号を用いて、RAMに対する
複数の要求の衝突を解消するように、メモリのア
クセスを制御する。
ここで、書き込みアドレス・シーケンス回路１
６は、更に制御回路２０に接続されていることに
留意されたい。この接続の目的は例えばライン１
の同期信号の立上りエツジの様な入力映像信号の
各フレームの選択した点を表わすデータ・ワード
が蓄積された記憶位置のアドレスを制御回路２０
に供給することである。読み出しアドレス・シー
ケンス回路３０は、基準映像信号の相当する点を
確認し、制御回路２０は関連したデータ・ワード
のアドレスを読み出しアドレス・シーケンス回路
３０に供給する。読み出しアドレス・シーケンス
回路３０はメモリ３２からデータ・ワードを読む
ための出発点として、この選択した基準点のアド
レスを用い、この様な方法で所望の同期が達成で
きる。
６は、更に制御回路２０に接続されていることに
留意されたい。この接続の目的は例えばライン１
の同期信号の立上りエツジの様な入力映像信号の
各フレームの選択した点を表わすデータ・ワード
が蓄積された記憶位置のアドレスを制御回路２０
に供給することである。読み出しアドレス・シー
ケンス回路３０は、基準映像信号の相当する点を
確認し、制御回路２０は関連したデータ・ワード
のアドレスを読み出しアドレス・シーケンス回路
３０に供給する。読み出しアドレス・シーケンス
回路３０はメモリ３２からデータ・ワードを読む
ための出発点として、この選択した基準点のアド
レスを用い、この様な方法で所望の同期が達成で
きる。
すでに機能を説明した構成要素に加わえて、フ
レーム・シンクロナイザは、ADC１２及びメモ
リ３２間に挿入したパターン発生器１４、メモリ
３２及びDAC２８間に挿入したパターン検出器
３３及びパターン検出・ブランキング回路３４を
含む。タイミング回路１０はADC１２及び書き
込みアドレス・シーケンス回路１６の動作を制御
するクロツク・パルスを発生するほかに、入力映
像信号の垂直帰線期間を検出して不使用のライン
（不要期間）例えば、入力映像信号の垂直帰線期
間の９番目のライン期間にパターン発生器１４が
ADCからメモリを通る映像データ・ワードの流
れに、テスト・データ・ワード1000000000及び
0111111111の交互のパターンを挿入するようにす
る。テスト・データ・ワードは、例えば奇数フイ
ールドの後に1000000000が挿入され、偶数フイー
ルドの後に0111111111が挿入され、フイールドに
関係づけられる。パターン検出器３３はタイミン
グ回路２６により制御され、基準信号の垂直帰線
期間の９番目のライン期間にメモリから読み出さ
れたデータ・ワードを試験する。パターン検出器
３３は、垂直帰線期間の９番目のライン期間に、
受け取つた各テスト・データ・ワードの最上位ビ
ツトの補数をワードの残りのデータ・ビツトと比
較する。
レーム・シンクロナイザは、ADC１２及びメモ
リ３２間に挿入したパターン発生器１４、メモリ
３２及びDAC２８間に挿入したパターン検出器
３３及びパターン検出・ブランキング回路３４を
含む。タイミング回路１０はADC１２及び書き
込みアドレス・シーケンス回路１６の動作を制御
するクロツク・パルスを発生するほかに、入力映
像信号の垂直帰線期間を検出して不使用のライン
（不要期間）例えば、入力映像信号の垂直帰線期
間の９番目のライン期間にパターン発生器１４が
ADCからメモリを通る映像データ・ワードの流
れに、テスト・データ・ワード1000000000及び
0111111111の交互のパターンを挿入するようにす
る。テスト・データ・ワードは、例えば奇数フイ
ールドの後に1000000000が挿入され、偶数フイー
ルドの後に0111111111が挿入され、フイールドに
関係づけられる。パターン検出器３３はタイミン
グ回路２６により制御され、基準信号の垂直帰線
期間の９番目のライン期間にメモリから読み出さ
れたデータ・ワードを試験する。パターン検出器
３３は、垂直帰線期間の９番目のライン期間に、
受け取つた各テスト・データ・ワードの最上位ビ
ツトの補数をワードの残りのデータ・ビツトと比
較する。
これらの不一致は、異常状態を示し、ワードが
読み出されるメモリの位置を表わすアドレス・ワ
ード及びワード自体をラツク３６及び３８に蓄積
させるための信号が発生される。アドレス・ワー
ド及びテスト・データ・ワードは制御回路２０に
供給される。
読み出されるメモリの位置を表わすアドレス・ワ
ード及びワード自体をラツク３６及び３８に蓄積
させるための信号が発生される。アドレス・ワー
ド及びテスト・データ・ワードは制御回路２０に
供給される。
パターン検出・ブランキング回路３４も、タイ
ミング回路２６により制御され、パターン検出器
３３と同様に、基準信号の垂直帰線期間の９番目
のライン期間に読み出されたデータ・ワードを試
験する。異常を検出したとき、回路３４は、制御
回路２０に信号を供給する。回路３４はDAC２
８を通るワードの流れにブランキング・レベルを
再び挿入する メモリの記憶位置の総数ｍは、フレーム全体を
蓄積するために必要な記憶位置の総数ｎよりも多
く且つその整数倍ではない。メモリに供給される
データ・ワードは、全記憶位置を用いて順々にメ
モリに書き込まれる。従つて、パターン発生器に
より挿入されたワードの選択的に交互に変わるパ
ターンは、短い期間に全データ・ライン及び全記
憶位置がこの両方のパターンに設定できる。
ミング回路２６により制御され、パターン検出器
３３と同様に、基準信号の垂直帰線期間の９番目
のライン期間に読み出されたデータ・ワードを試
験する。異常を検出したとき、回路３４は、制御
回路２０に信号を供給する。回路３４はDAC２
８を通るワードの流れにブランキング・レベルを
再び挿入する メモリの記憶位置の総数ｍは、フレーム全体を
蓄積するために必要な記憶位置の総数ｎよりも多
く且つその整数倍ではない。メモリに供給される
データ・ワードは、全記憶位置を用いて順々にメ
モリに書き込まれる。従つて、パターン発生器に
より挿入されたワードの選択的に交互に変わるパ
ターンは、短い期間に全データ・ライン及び全記
憶位置がこの両方のパターンに設定できる。
制御回路２０は、ラツチ３６及び３８から受け
取つたアドレス及びデータ・ワードを試験する。
誤差が多数のデータ・ワードの同じビツトに表わ
れたら、インターフエースに異常がある。フレー
ム・シンクロナイザの実際の構成では、メモリ３
２及び仲介回路２２は、第１回路基板上に設けら
れ、パターン検出器３３及びラツチ３６，３８は
ブロツク１６，１８，２０及び３０で示す回路と
共に第２回路基板上に設けられる。パターン検出
器３４及びDAC２８は第３回路基板上に設けら
れる。インターフエースの異常が回路３３により
検出され、対応する異常が回路３４により検出さ
れたら、第１及び第２回路基板間又はメモリ３２
及びパターン発生器１４間にインターフエースの
異常がある。回路３３により対応する異常を検出
することなく、回路３４によりインターフエース
の異常を検出したら、第２及び第３回路基板間に
インターフエースの異常がある。特定の記憶位置
の同じビツト位置で不一致を繰り返し且つ回路３
４により検出された対応する誤りがあれば、メモ
リに異常がある。メモリ内のパターン感知誤り
は、メモリ内の映像データのほとんど無作為の性
質とテスト・パターンがそのデータを重ね書きす
ることの結果検出される。制御回路２０が、充分
な情報を受け取つて、誤りを生じさせる特定の故
障を診断できるようになるとき、制御回路２０は
誤りメツセージを表示器４０に表示させる。故障
状態に関する更に詳しい情報を表示器４０に表示
するために、スイツチ４２が制御回路２０に設け
られる。
取つたアドレス及びデータ・ワードを試験する。
誤差が多数のデータ・ワードの同じビツトに表わ
れたら、インターフエースに異常がある。フレー
ム・シンクロナイザの実際の構成では、メモリ３
２及び仲介回路２２は、第１回路基板上に設けら
れ、パターン検出器３３及びラツチ３６，３８は
ブロツク１６，１８，２０及び３０で示す回路と
共に第２回路基板上に設けられる。パターン検出
器３４及びDAC２８は第３回路基板上に設けら
れる。インターフエースの異常が回路３３により
検出され、対応する異常が回路３４により検出さ
れたら、第１及び第２回路基板間又はメモリ３２
及びパターン発生器１４間にインターフエースの
異常がある。回路３３により対応する異常を検出
することなく、回路３４によりインターフエース
の異常を検出したら、第２及び第３回路基板間に
インターフエースの異常がある。特定の記憶位置
の同じビツト位置で不一致を繰り返し且つ回路３
４により検出された対応する誤りがあれば、メモ
リに異常がある。メモリ内のパターン感知誤り
は、メモリ内の映像データのほとんど無作為の性
質とテスト・パターンがそのデータを重ね書きす
ることの結果検出される。制御回路２０が、充分
な情報を受け取つて、誤りを生じさせる特定の故
障を診断できるようになるとき、制御回路２０は
誤りメツセージを表示器４０に表示させる。故障
状態に関する更に詳しい情報を表示器４０に表示
するために、スイツチ４２が制御回路２０に設け
られる。
多くのデータ処理応用と違い、デジタル映像信
号処理装置では、故障状態は、装置に必ずしも修
理が必要であるということではない。つまり、記
憶位置から読み出されるビツトが常に１であり又
は常に０であるような特定の記憶位置の１ビツト
位置の異常は、フレーム・シンクロナイザが使用
できないほど、通常、複合映像出力信号を劣化さ
せることはない。しかし、明らかに故障状態の影
響をできる限り小さくすることが望ましい。従つ
て、図中で点線で示すビツト・シフト回路４４を
パターン発生器１４及びメモリ３２間に挿入する
ことが望ましく、それにより、入力データ・ワー
ドの最下位ビツトは異常を有するビツト位置に向
けられ、第２ビツト・シフト回路４６は、それら
の前の位置に出力ワードのビツトを回復するため
に、メモリ３２及びパターン検出器３４間に挿入
される。最下位ビツトを異常を有するビツト用に
することは、誤り検出に応答して自動的に制御さ
れる。
号処理装置では、故障状態は、装置に必ずしも修
理が必要であるということではない。つまり、記
憶位置から読み出されるビツトが常に１であり又
は常に０であるような特定の記憶位置の１ビツト
位置の異常は、フレーム・シンクロナイザが使用
できないほど、通常、複合映像出力信号を劣化さ
せることはない。しかし、明らかに故障状態の影
響をできる限り小さくすることが望ましい。従つ
て、図中で点線で示すビツト・シフト回路４４を
パターン発生器１４及びメモリ３２間に挿入する
ことが望ましく、それにより、入力データ・ワー
ドの最下位ビツトは異常を有するビツト位置に向
けられ、第２ビツト・シフト回路４６は、それら
の前の位置に出力ワードのビツトを回復するため
に、メモリ３２及びパターン検出器３４間に挿入
される。最下位ビツトを異常を有するビツト用に
することは、誤り検出に応答して自動的に制御さ
れる。
本発明によれば、ｎ個のデジタル・ワードから
成るデジタル入力信号に、少なくとも１つのデジ
タル・テスト・ワードを挿入し、整数ｎより大き
く且つ整数ｎの整数倍ではないｍ個の記憶位置を
有するメモリに、デジタル入力信号を順次繰り返
し書き込むことにより、メモリ内の数個の記憶位
置即ち整数ｎ及び整数ｍの最小公倍数をＬとすれ
ば、Ｌ／ｎ個の記憶位置にデジタル・テスト・ワ
ードを書込むことができる。このメモリからデジ
タル・テスト・ワードを繰り返し検出して、デジ
タル・テスト・ワードの各ビツトを調べることに
より、メモリ内の数個の記憶位置をサンプル的に
試験することができる。また、例えば整数ｍ及び
ｎが数学的に互いに素の関係であれば、メモリの
全数の記憶位置を試験することもできる。
成るデジタル入力信号に、少なくとも１つのデジ
タル・テスト・ワードを挿入し、整数ｎより大き
く且つ整数ｎの整数倍ではないｍ個の記憶位置を
有するメモリに、デジタル入力信号を順次繰り返
し書き込むことにより、メモリ内の数個の記憶位
置即ち整数ｎ及び整数ｍの最小公倍数をＬとすれ
ば、Ｌ／ｎ個の記憶位置にデジタル・テスト・ワ
ードを書込むことができる。このメモリからデジ
タル・テスト・ワードを繰り返し検出して、デジ
タル・テスト・ワードの各ビツトを調べることに
より、メモリ内の数個の記憶位置をサンプル的に
試験することができる。また、例えば整数ｍ及び
ｎが数学的に互いに素の関係であれば、メモリの
全数の記憶位置を試験することもできる。
本発明の誤動作検出方法は、上述した特定のデ
ジタル・データ処理装置に限定されず、本発明の
要旨を逸脱することなく種々の変更及び変形が可
能である。例えば、本発明は、被試験回路（メモ
リ）からの出力データが入力データに等しいフレ
ーム・シンクロナイザと共に使用することに限定
されず、出力データが入力データに対して所定の
関係を持つた他の装置でもよい。
ジタル・データ処理装置に限定されず、本発明の
要旨を逸脱することなく種々の変更及び変形が可
能である。例えば、本発明は、被試験回路（メモ
リ）からの出力データが入力データに等しいフレ
ーム・シンクロナイザと共に使用することに限定
されず、出力データが入力データに対して所定の
関係を持つた他の装置でもよい。
図は本発明のデジタル・データ処理装置の誤動
作検出方法をフレーム・シンクロナイザに用いた
ブロツク図を示す。 図中において、１０，２６は夫々ロツク・タイ
ミング回路、１４はパターン発生器、１６は書き
込みアドレス・シーケンス回路、１８はアドレ
ス・マルチプレクサ、３０は読み出しアドレス・
シーケンス回路、３２はメモリ、３３はパターン
検出回路、３４はパターン検出・ブランキング回
路である。
作検出方法をフレーム・シンクロナイザに用いた
ブロツク図を示す。 図中において、１０，２６は夫々ロツク・タイ
ミング回路、１４はパターン発生器、１６は書き
込みアドレス・シーケンス回路、１８はアドレ
ス・マルチプレクサ、３０は読み出しアドレス・
シーケンス回路、３２はメモリ、３３はパターン
検出回路、３４はパターン検出・ブランキング回
路である。
Claims (1)
- 【特許請求の範囲】 １ 整数ｎ個のデジタル・ワードから成るデジタ
ル入力信号に、少なくとも１つのデジタル・テス
ト・ワードを挿入し、 上記整数ｎより大きく且つ該整数ｎの整数倍で
はない整数ｍ個の記憶位置を有するメモリに、上
記デジタル入力信号を順次繰り返し書込み、 上記メモリから上記デジタル入力信号を読出
し、 該読出したデジタル入力信号から上記デジタ
ル・テスト・ワードを繰り返し検出して、該検出
したデジタル・テスト・ワードの各ビツトが正常
値であるか否かを判断することにより上記メモリ
の各記憶位置を試験することを特徴とする誤動作
検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US44476682A | 1982-11-26 | 1982-11-26 | |
| US444766 | 1982-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171231A JPS59171231A (ja) | 1984-09-27 |
| JPH0225592B2 true JPH0225592B2 (ja) | 1990-06-04 |
Family
ID=23766267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221938A Granted JPS59171231A (ja) | 1982-11-26 | 1983-11-25 | 誤動作検出方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0110354B1 (ja) |
| JP (1) | JPS59171231A (ja) |
| CA (1) | CA1203631A (ja) |
| DE (1) | DE3381325D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276099A (ja) * | 1989-04-18 | 1990-11-09 | Mitsubishi Electric Corp | マイクロプロセッサ |
| GB2243466A (en) * | 1990-03-31 | 1991-10-30 | Motorola Gmbh | Memory error detection |
| CA2100322C (en) * | 1992-08-06 | 2004-06-22 | Christoph Eisenbarth | Method and apparatus for monitoring image processing operations |
| FR2694674B1 (fr) * | 1992-08-07 | 1994-09-09 | Thomson Csf | Procédé de test d'un codeur/décodeur vidéo à compression de débit, et dispositif pour sa mise en Óoeuvre. |
| FR2717025B1 (fr) * | 1994-03-01 | 1996-06-14 | Euro Cp Sarl | Procédé et dispositif de reconnaissance de l'état de fonctionnement d'un récepteur, récepteur audio, adaptateur et magnétoscope ainsi équipés. |
| RU2133479C1 (ru) * | 1997-06-13 | 1999-07-20 | Научно-исследовательский институт измерительных систем | Способ экспресс-диагностики многоканальных цифровых блоков |
| RU2141686C1 (ru) * | 1997-07-01 | 1999-11-20 | Научно-исследовательский институт измерительных систем | Комплекс экспресс-диагностики многоканальных цифровых блоков |
| RU2139565C1 (ru) * | 1997-10-16 | 1999-10-10 | Военная академия противовоздушной обороны сухопутных войск Российской Федерации | Устройство для контроля цифровых электронных схем |
| UA40917C2 (uk) * | 2001-07-06 | 2001-08-15 | Ігор Анатолійович Луценко | Спосіб селекції об'єктів |
| RU2363975C2 (ru) * | 2007-03-23 | 2009-08-10 | Открытое Акционерное Общество "Дольта" | Переносной программно-диагностический комплекс |
| RU2340926C1 (ru) * | 2007-05-29 | 2008-12-10 | Открытое акционерное общество "Головное научно-производственное объединение по ремонту и обслуживанию вооружения и военной техники "Гранит" (ОАО "ГНПО "Гранит") | Переносной диагностический комплекс |
| JP2009284024A (ja) * | 2008-05-19 | 2009-12-03 | Fujitsu Ltd | フレーム伝送装置およびフレーム伝送方法 |
| RU2437138C1 (ru) * | 2010-09-24 | 2011-12-20 | Открытое акционерное общество "Ижевский радиозавод" | Способ, устройство и автоматизированная система контроля электрических параметров драйверов лазерных диодов |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2945915A (en) * | 1958-01-28 | 1960-07-19 | Strip Joseph | Operational checkout of data handling equipment |
| US3420991A (en) * | 1965-04-29 | 1969-01-07 | Rca Corp | Error detection system |
| US4055754A (en) * | 1975-12-22 | 1977-10-25 | Chesley Gilman D | Memory device and method of testing the same |
| JPS533714A (en) * | 1976-07-01 | 1978-01-13 | Toshiba Corp | Test signal generator |
| DE2750475A1 (de) * | 1977-11-11 | 1979-05-17 | Licentia Gmbh | Automatische fehlererkennung und -korrektur in langen, schnellen schiebspeichern |
-
1983
- 1983-11-22 CA CA000441685A patent/CA1203631A/en not_active Expired
- 1983-11-25 JP JP58221938A patent/JPS59171231A/ja active Granted
- 1983-11-25 EP EP83111846A patent/EP0110354B1/en not_active Expired
- 1983-11-25 DE DE8383111846T patent/DE3381325D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3381325D1 (de) | 1990-04-19 |
| EP0110354B1 (en) | 1990-03-14 |
| CA1203631A (en) | 1986-04-22 |
| JPS59171231A (ja) | 1984-09-27 |
| EP0110354A3 (en) | 1987-07-15 |
| EP0110354A2 (en) | 1984-06-13 |
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