JPH02257356A - マルチプロセッサシステムのデータ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主プロセッサと、この主プロセッサに属する
主メモリと、この主メモリをアクセスする複数の下位プ
ロセッサとにより構成されたマルチプロセッサシステム
のデータ転送方法に関するものである。

（従来の技術〕 従来、主プロセッサと、この主プロセッサに属する主メ
モリと、この主メモリをアクセスする複数の下位プロセ
ッサとにより構成されたこの種のマルチプロセッサシス
テムでは、下位プロセッサが主メモリに設けられた受信
バッファにデータ転送するとき、受信バッファが空いて
いないためにデータ転送ができない場合には、下位プロ
セッサは空きバッファができてデータ転送が可能となる
まで、何回もデータ転送を試行するようになっていた。

〔発明が解決しようとする課題〕

そのため、従来のマルチプロセッサシステムでは、受信
バッファに空きがないときは、下位プロセッサが継続し
て主メモリをアクセスすることになり、主および下位プ
ロセッサ、ならびに主メモリを接続するバスが特定の下
位プロセッサに占有され、バスの使用効率が低下すると
いう問題が生じていた。

本発明の目的は、このような問題を解決し、受信バスに
空きがない場合でも、バスが効率よく使用され、システ
ム全体の処理能力が低下することのないマルチプロセッ
サシステムのデータ転送方法を提供することにある。

〔課題を解決するための手段〕 本発明は、主プロセッサと、この主プロセッサに属する
主メモリと、この主メモリをアクセスする複数の下位プ
ロセッサとにより構成されたマルチプロセッサシステム
のデータ転送方法において、リンケージをもつ受信バッ
ファを前記主メモリに設け、 第１のフラグデータを記憶する第１のレジスタと、 第２のフラグデータを記憶する第２のレジスタとを設け
、 データを受信できる前記受信バッファがあるとき、前記
主プロセッサに、前記第１および第２のレジスタに前記
第１および第２のフラグデータをセットさせ、 前記第１および第２のレジスタのいずれか一方、または
両方に前記第１および第２のフラグデータがそれぞれセ
ットされている場合にのみ、前記下位プロセッサに前記
受信バッファにデータを書き込ませ、 前記下位プロセッサが前記受信バッファにデータを書き
込むとき、前記第１のフラグデータが前記第１のレジス
タにセットされている場合には、前記下位プロセッサに
前記第１のフラグデータをリセットさせ、データを書き
込む前記受信バッファが最後の受信バッフ１である場合
には、前記下位プロセッサに前記第２のフラグデータを
リセットさせることを特徴とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明によるデータ転送方法を実施するマルチ
プロセッサ接続の一例を示すブロック図である。このシ
ステムは、主プロセッサ（ＭＰ）２、主メモリ（ＭＭ）
３、ならびに複数の下位サブシステム１００．２００を
備え、これらは上位バスｌにより接続されている。また
このシステムは、上記構成要素にそれぞれ接続され、各
構成要素間の上位バス使用権調停を行うバス調停回路（
ＵＡＲＢ）４を備えている。また、主メモリ３はリンケ
ージを持った受信バッファを備えている。

下位サブシステム１００．２００は同じ構成となってお
り、それぞれ複数の下位プロセッサ（ＬＰＯ〜Ｌ　Ｐ、
　）　１０２．１０３、バスインターフェース回路（Ｂ
Ｃ）１０４、ならびにバッファ状態保持部１０６を備え
、これらは下位バス１０１により接続されている。この
サブシステムはまた、下位プロセッサ間の下位バス使用
権を調停するバス調停回路（ＬＡＲＢ）１０５を備えて
いる。そして、バッファ状態保持部１０６は、主プロセ
ッサ２によってフラグデータがセットされ、各下位プロ
セッサによってフラグデータがリセットされるレジスタ
（ＲＯ。

Ｒ１”）　１０７．１０８を備え、レジスタ１０７は割
り込み信号線１０９により各下位プロセッサに接続され
ている。なお、レジスタ１０７．１０８への主プロセッ
サ２によるフラグデータのセットは下位プロセッサのこ
れらレジスタへのアクセスとは独立に行えるようになっ
ている。また、各下位プロセッサは次のような機能を備
えている。すなわち、下位プロセッサは主メモリ３の受
信バッファにデータを書き込むとき、レジスタ１０７．
１０８の内容を調べ、そのいずれか一方または両方にフ
ラグデータセットされているときは受信バッファにデー
タを書き込む。また、下位プロセッサが受信バッファに
データを書き込むとき、レジスタ１０７にフラグデータ
がセットされている場合には、そのフラグデータをリセ
ットし、また、データを書き込む受信バッファが最後の
受信バッファである場合には、レジスタ１０８のフラグ
データをリセットする。

次に動作を説明する。主プロセッサ２は主メモリ３に受
信バッファの準備ができ、下位プロセッサからデータを
受信できる状態になったとき、上位バス１の使用権をバ
ス調停回路４から獲得し、バスインターフェース１０４
を介してレジスタ１０７゜１０８にフラグデータをセッ
トする。

レジスタ１０７にフラグデータがセットされると、各下
位プロセッサに割り込み信号線１０９を通じて割り込み
信号が送られる。この割り込み信号が送られると、主メ
モリ３にデータ転送要求のある下位プロセッサ、例えば
下位プロセッサ１０２はハス調停回路１０５から下位バ
ス１０１の使用権を獲得する。次に下位プロセッサ１０
２はレジスタ１０７．１０８の内容を読み取り、フラグ
データセットされているか否かを調べる。そして、この
場合には両方のレジスタにフラグデータがセットされて
いるので、受信バッファの準備はできていると判断する
。そして下位プロセッサ１０２はリンケージ情報により
データを書き込むべき受信バッファのアドレスを知り、
その後、リンケージ情報を更新する。下位プロセッサ１
０２はさらに受信バッファのリンケージ情報によりデー
タを送る受信バッファが最後のものか否かを判断し、こ
の場合、最後の受信バッファではないとすると、下位プ
ロセッサ１０２はレジスタ１０８のフラグデータのリセ
ットは行わない。

一方１、レジスタ１０７のフラグデータはセットされて
いるので下位プロセッサ１０２はそれをリセットする。

そして下位プロセッサ１０２は、データを上記アドレス
の受信バッファに、下位バス１０１、バスインターフェ
ース１０４、ならびに上位バスｌを通じて送る。

次に他の下位プロセッサ１０３で主メモリ３へのデータ
の書き込み要求が発生すると、下位プロセッサ１０３は
まず下位バス１０１の使用権をバス調停回路１０５から
獲得し、その後、レジスタ１０７．１０８の内容を読み
取る。そして、この場合には一方のレジスタ１０８にフ
ラグデータがセットされているので、主メモリ３の受信
バッファの準備ができていると判断し、リンケージ情報
により受信バッファのアドレスを知り、その後、リンケ
ージ情報を更新する。下位プロセッサ１０３はさらに受
信バッファのリンケージ情報によりデータを送る受信バ
ッファが最後のものか否かを判断し、この場合、最後の
受信バッファではないとすると、レジスタ１０８のフラ
グデータのリセットは行わず、また、レジスタ１０７の
フラグデータはすでにリセットされているのでそのリセ
ットも行わない。そして下位プロセッサ１０３はリンケ
ージ情報が示す上記受信バッファにデータを書き込む。

また、さらに例えば他の下位プロセッサで主メモリ３へ
のデータの書き込み要求が発生すると、レジスタ１０８
のフラグデータはセットされているので、主メモリ３の
受信バッファの準備ができていると判断し、リンケージ
情報により受信バッファのアドレスを知り、その後、リ
ンケージ情報を更新する。下位プロセッサはさらに受信
バッファのリンケージ情報によりデータを送る受信バッ
ファが最後のものか否かを判断し、この場合には最後の
受信バッファであるとすると、下位プロセッサはレジス
タ１０Ｂのフラグデータをリセットし、一方、レジスタ
１０７・のフラグデータはすでにリセットされているの
でそのリセットは行わない。そして下位プロセッサはリ
ンケージ情報が示す上記受信バッファにデータを書き込
む。

その後は、下位プロセッサで主メモリ３へのデータの書
き込み要求が発生してもレジスタ１０７゜１０８のフラ
グデータはいずれもリセットされているので、下位プロ
セッサは主メモリ３へのデータの書き込みは行わない。

従ってこの場合には上位バス、下位バスともに下位プロ
セッサによって占有されることはない。

なお、レジスタ１０７．１０８の両方を用いるかわりに
、レジスタ１０Ｂだけを用いて下位プロセッサによる主
メモリへのアクセスを制御することも考えられるが、次
の理由により２つのレジスタが必要である。すなわち、
下位プロセッサが主メモリ３にデータを書き込むとき、
リンケージ情報によりデータを書き込もうとしている受
信バッファが最後のものである場合には、下位プロセッ
サはレジスタ１０８のフラグデータをリセットする。し
かしこのとき、下位プロセッサが最後の受信バッファで
あると判断してからフラグデータをレジスタ１０８にセ
ットするまでの間に、主プロセッサ２がレジスタ１０８
にフラグデータをセットする場合もあり、そのときは主
プロセッサ２によりセットされたフラグデータは下位プ
ロセッサによってすぐにリセットされてしまうことにな
る。従って、レジスタ１０Ｂだけしか用いなかった場合
には、主プロセッサ２により再度、フラグデータがセッ
トされるまでの間、下位プロセッサは主メモリをアクセ
スすることができなくなる。しかし、レジスタ１０７を
用いた場合には、そのレジスタにセットされたフラグデ
ータは受信バッファが最後の受信バッファである場合で
も下位プロセッサによってリセットされることはないの
で、上述のような不具合は解消される。

また、レジスタ１０７．１０８に対して主プロセッサ２
は下位プロセッサのこれらレジスタへのアクセスとは独
立にフラグデータをセットできるようになっているが、
これは次の理由による。すなわち、下位プロセッサは下
位バス１θ１を捕捉すると長時間バスを保留する。従っ
て、例えば主プロセッサ２も下位バス１０１を通じてレ
ジスタにフラグデータをセットするようにすると、長時
間にわたって主プロセッサ２はレジスタ１０７．１０８
にフラグデータをセットできなくなり、データ転送の制
御に支障をきたすことになる。

〔発明の効果〕

以上説明したように本発明は、主プロセッサと、この主
プロセッサに属する主メモリと、この主メモリをアクセ
スする複数の下位プロセッサとにより構成さ棧たマルチ
プロセッサシステムのデータ転送方法において、リンケ
ージをもつ受信バッファを主メモリに設け、第１のフラ
グデータを記憶する第１のレジスタと、第２のフラグデ
ータを記憶する第２のレジスタとを設け、データを受信
できる受信バッファがあるとき、主プロセッサに、第１
および第２のレジスタに第１および第２のフラグデータ
をセットさせ、第１．第２のレジスタのいずれか一方、
または両方に第１．第２のフラグデータがそれぞれセッ
トされている場合にのみ、下位プロセッサに前記受信バ
ッファにデータを書き込ませ、下位プロセッサが前記受
信バッファにデータを書き込むとき、第１のフラグデー
タが第１のレジスタにセットされている場合には、下位
プロセッサに第１のフラグデータをリセットさせ、デー
タを書き込む受信バッファが最後の受信バッファである
場合には、下位プロセッサに第２のフラグデータをリセ
ットさせる。

従って本発明のマルチプロセッサシステムのデータ転送
方法によれば、主メモリ内の受信バッフ１に空きがない
ときは、第１および第２のレジスタのフラグデータはと
もにリセットされ、下位プロセッサは主メモリをアクセ
スできなくなる。その結果、受信バッファに空きがない
とき、バスが下位プロセッサによって占有されることが
防止されるので、バスは効率よ（使用され、システム全
体の処理能力が向上する。

【図面の簡単な説明】

第１図は本発明によるデータ転送方法にもとづ（マルチ
プロセッサシステムの一例を示すブロック図である。 １・・・・・上位バス ２・・・・・主プロセッサ ３・・・・・主メモリ ４．１０５　・・バス調停回路 １００、２００・・下位サブシステム １０１　　・　・　・ １０２．１０３・ １０４　・　・　・ １０６　・　・　・ １０７、　１０８・ １０９　・　・　・ ・下位バス ・下位プロセッサ ・バスインターフェース回路 ・バッファ状態保持部 ・レジスタ ・割り込み信号線

Claims (1)

【特許請求の範囲】
1. （１）主プロセッサと、この主プロセッサに属する主メ
   モリと、この主メモリをアクセスする複数の下位プロセ
   ッサとにより構成されたマルチプロセッサシステムのデ
   ータ転送方法において、リンケージをもつ受信バッファ
   を前記主メモリに設け、 第１のフラグデータを記憶する第１のレジスタと、 第２のフラグデータを記憶する第２のレジスタとを設け
   、 データを受信できる前記受信バッファがあるとき、前記
   主プロセッサに、前記第１および第２のレジスタに前記
   第１および第２のフラグデータをセットさせ、 または両方に前記第１および第２のフラグデータがそれ
   ぞれセットされている場合にのみ、前記下位プロセッサ
   に前記受信バッファにデータを書き込ませ、 前記下位プロセッサが前記受信バッファにデータを書き
   込むとき、前記第１のフラグデータが前記第１のレジス
   タにセットされている場合には、前記下位プロセッサに
   前記第１のフラグデータをリセットさせ、データを書き
   込む前記受信バッファが最後の受信バッファである場合
   には、前記下位プロセッサに前記第２のフラグデータを
   リセットさせることを特徴とするマルチプロセッサシス
   テムのデータ転送方法。