JPH02257718A - デジタルフェーズロックループ - Google Patents

デジタルフェーズロックループ

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JPH02257718A
JPH02257718A JP1271433A JP27143389A JPH02257718A JP H02257718 A JPH02257718 A JP H02257718A JP 1271433 A JP1271433 A JP 1271433A JP 27143389 A JP27143389 A JP 27143389A JP H02257718 A JPH02257718 A JP H02257718A
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JP
Japan
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late
signal
early
phase
frequency
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Pending
Application number
JP1271433A
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English (en)
Inventor
Robert A Shaw
ロバート　エイ　ショー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Digital Equipment Corp
Original Assignee
Digital Equipment Corp
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Filing date
Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、０及び１のウィンドーを提供する基準波形を
、所定のタイミング間隔に従ってエンコードされる一連
の２進デ一タ信号と同期させてロックするためのディジ
タル・フェーズ・ロック・ループに関する。
〔従来の技術〕
フェーズ・ロック・ループ 伝送信号内のエンコードされたデータの検出を助けるこ
とである。伝送信号内のデータは、「キャリア」周波数
内の高周波数変化としてエンコードされる。低周波数変
化は、「データ」に起因するものではなく、発信器ドリ
フト、または、磁気媒体記録におけるようなディスクも
しくはテープの速度変動等に起因するものである。
ＰＬＬの出力は、位相及び周波数が受信データ信号と同
期させられる基準信号である。同期帯域幅は、基準信号
が、データ信号内の低い周波数の変化を追跡するが高い
周波数の変化を追跡しない、ように、制限される。低い
周波数におけるこの「追跡」により、データ信号と基準
信号との間の差はデータ信号内の高周波数変化にのみよ
るものとなる。検出データとなるのはこれら２つの信号
間のこの差である。
簡単にいうと、フェーズ・ロック・ループは、キャリア
信号内の高周波数変動のみをデータとして検出されるよ
うにする高域フィルタである。
ディジタル・データは一般に、テープというような磁気
媒体上に修正周波数変調（ｒＭＦＭＪ　）として知られ
ているエンコーディング・フォーマットで記録される。
ＭＦＭにおいては、ビットの２進値が所定のトラックに
沿う磁気媒体の位置によって示される。単一のビットは
Ｏウィンドー及び隣の（例えば、後に続く）１ウインド
ーによって表される。Ｏウィンドーは、しばしば、ロッ
ク・セルと呼ばれ、１ウインドーはデータ・セルと呼ば
れる。ビットは、テープが一定速度で走行しているとき
、磁気パルスが対応の１つのタイム・ウィンドーにおい
て検出されるかまたは他のウィンドーにおいて検出され
るかに応じてＯまたは１となる。ＰＬＬによって発生及
び管理される基準波形は、ＭＦＭによって記録されたデ
ータを回復するために用いられる交番する１及び０のウ
ィンドーをフレームする。設計により、読出データ（感
知された磁気パルス）は、その２進状態に応じて、一つ
のウィンドーまたは他のウィンドーの中央に時間的に落
ちる。
理想的には、磁気パルスを、これがそれぞれのウィンド
ーの中央に正しく位置させられるように記録または読出
する。しかし、この正確性を低下させるいくつかの要因
がある。例えば、書込もしくは読出中のテープ速度の変
動または媒体自体にある不均一性が、後続の全てのデー
タを時間的に若干前または後ヘシフトさせる可能性があ
る。この低周波数可変性は、基準信号内に受容されるこ
とが必要であり、さもないと、同期化が失われ、及び後
続データが誤って読み出される。
成るアナログＰＬＬ設計においては、電圧制御発振器（
ＶＯＣ）を用いて基準信号を発生する。
どんな場合にも、ＶＯＣによって出力される発振周波数
は制御電圧によって定まる。発振周波数を変えるには、
制御電圧を高いレベルまたは低いレベルへ変える。基準
信号の位相をデータ信号に対して変えるには、制御電圧
をパルス状にして発振器において速度を上げるか下げる
かしくパルス電圧の極性に応じて）、次いで、この制御
電圧がパルス以前にあったレベルへ戻らせることが必要
である。
アナログＰＬＬ設計においては、基準信号とデータ信号
との間に位相誤差が検出されると、電流パルスは「チャ
ージ・ポンプ」によって発生され、パルス幅は２つの信
号間の位相時間変位によって決定される。（電流パルス
の大きさは固定しているが、ループの利得を変えるため
に変更することもできる。） この電圧パルスは抵抗／コンデンサ回路へ送られる。こ
の抵抗／コンデンサ回路両端間の電圧はｖＣＯに制御電
圧として加えられる。この電圧パルスは前記抵抗を横切
る電圧パルスを生じさせ、前記コンデンサの蓄積電荷を
若干変化させる。前記抵抗を横切る電圧パルスは基準信
号とデータ信号との間に位相変化を生じさせ、コンデン
サ電圧の変化は基準信号をデータ信号の周波数に整合す
るように調節する。
チャージ・ポンプ電流とコンデンサの大きさとの間の関
係はループの利得を決定し、コンデンサに対する抵抗の
関係はループのステップ応答を決定する。
多重トラック・テープにおいては、各データ・チャネル
はそれぞれの基準波形を同期させるためにそれ自体のＰ
ＬＬを必要とする。アナログ素子を必要とするＰＬＬは
、ディジタル集積回路はなしに、線形回路として作られ
る。ＶＬＳ　Ｉ線形回路には現在の制約があるので、多
重チャネル・テープ駆動装置は高分解能ＰＬＬ回路を作
るために多くのチップを必要とする。
〔発明が解決しようとする課題〕
本発明は、全体としては従来のＰＬＬと機能的に等価な
ものであるが、しかし、前述のアナログ機能を数につい
て数学的に行うことのできるようにした完全なディジタ
ル・フェーズ・ロック・ループ（Ｄ　Ｐ　Ｌ　Ｌ）を提
供することを目的とする。
〔課題を解決するための手段〕
本発明の実施例においては、アナログ回路内の電圧制御
発振器はディジタル回路内の数（ＰＤＣＮ＃）制御発振
器となる。チャージ・ポンプの電流パルス幅はディジタ
ル回路内にサンプル位相誤差数（ＰＥ＃）によって表さ
れる。アナログ回路内の抵抗によって生ずる電圧パルス
はディジタル回路内の位相補正数（ＰＣ＃）となり、ア
ナログ回路内のコンデンサに蓄積されている電圧はディ
ジタル回路内のレジスタに蓄積されている周波数数値（
Ｆ＃）に対応する。ＰＣ＃対ＰＥ＃の比がループの利得
を決定し、ＰＣ＃がＦ＃に生じる変化に対するＰＣ＃の
関係がループの応答を決定する。
特にディジタル記録用に対する本発明の一般的特徴は基
準信号発生器であり、この信号発生器は、データ・ウィ
ンドーの早期及び後期の周期を、好ましくは結合ディジ
タル・カウンタにより、位相誤差検出器によって更新さ
れる周波数レジスタによってアドレス指定されるルック
アップ・テーブルの関数として刻時し、この位相誤差検
出器は読出データ信号の受信に応答して基準信号の状態
をサンプリングする。この特徴を有する本発明の実施例
においては、リンクされた早期及び後期のカウンタが、
他のカウンタがロードオーバすると、ウィンドーの所定
の早期または後期の周期内に計数されるべきクロック・
サイクルの数を決定する数で、各ウィンドー内で交互に
事前ロードされる。
この事前ロード数は、周期テーブルから、または周期及
び位相補正テーブルの論理結合から、直接来る。この位
相補正値は、好ましくは、波速用カウンタ用プリセット
に１回だけ加えられる。
本発明の他の一般的特徴として、好ましくは完全なディ
ジタル装置が早期及び後期のカウンタによって作られる
。これらカウンタには、タイミングが該カウンタによっ
て確立される基準信号と到来読出データ信号との間で決
定される位相誤差を反映する数が、好ましくは交互に事
前ロードされる。
本発明の他の一般的特徴である好ましくは全ディジタル
装置においては、基準信号は、位相テーブルをアドレス
指定する位相誤差検出器によってサンプリングされる。
基準信号に対するタイミングは、位相補正テーブル及び
別の周期テーブルからの出力の結合によって決定される
。この結合における位相補正テーブル数の存在は、好ま
しくは、■サイクルを越えないように制限される。
好ましくはディジタル的である本発明の他の一般的特徴
は周期ルックアップ・テーブルに対するアドレス指定手
段であり、これは、基準信号ウィンドーの早期及び後期
の周期に対するタイミング情報をフィードバックし、周
期テーブルに対するアドレスの少なくとも一部を形成す
る。また、この実施例は、周波数レジスタに格納されて
いるアドレスの他の部分をｎサイクル摂動シーケンスを
もって変調する。好ましくは、０とｎとの間の整数イン
クリメントの変動（スタガー）形連なりを周波数レジス
タに反復的に加える。この実施例におけるこの変調の結
果は周波数分解能をｎサイクルに渡ってｎ倍だけ改善す
ることである。ルックアップ・テーブルは、好ましくは
、ｎ個の連続周波数レジスタ数のグループが単一の一意
的周期計数シーケンスに対応するように編成され、周期
数の連続グループに対する周期計数シーケンスは、各た
びごとに、異なる非隣接回期において１クロツク計数だ
けインクリメントされる。
この装置の格別の利点は、単一チップ上に純粋なディジ
タル回路を作り、高分解能フェーズ・ロック・ループを
得ることが可能になることである。
位相補正は、いずれもディジタル的に作られる位相及び
周波数制御回路によって制御される。
〔実施例〕
以下に説明する本発明の実施例は、磁気テープの１つの
チャネル上にＭＦＭフォーマントで記録されているディ
ジタル・データをデコードするための基準波形を提供す
るように設計されたものである。データ速度、即ち、移
動しつつあるデータからビットが読み出される速度を公
称１メガヘルツ（Ｍｌｌｚ）とする。Ｄ　Ｐ　Ｌ　Ｌを
運転するために利用できるクロック周波数は４８ＭＩＩ
ｚであるとする。
これは、利用可能な最も細かいインクリメントがデータ
速度の約１１５０であり、約２％の分解能が得られる、
ということになる。この点を理解する一つの方法として
、４８ＭＨｚにおける４８個の連続クロック・パルスが
、公称Ｉ　Ｍｌｌｚデータ速度の１サイクルにわたって
いるものと考える。カウンタの一つの配置を用い、前記
公称データ速度で追跡するための幅４８クロック・サイ
クルの基準信号を構成する。この基準信号は、若干具な
る数のクロック信号を計数することにより、増大または
減少させることができる。いずれかの方向における起り
うる最小変化はｌクロツタ計数を追加または減少させる
ことである。これにより、一つの基準信号が作られ、こ
の信号は幅４９または４７クロソク・サイクルであった
ものである。いずれの場合も、基準信号における最小パ
ーセント変化は１　／　４８　ｘ　１００、即ち約２％
となる。本実施例においては、データ・サイクル内の計
数（例えば、４８）を、０及び１のウィンドー内の早期
及び後期の領域に割り当て、データ・サイクル内の計数
の集合数を、格段に高い有効分解能及び正確性を得るよ
うに変調する。
第１図に示すように、ＤＰＬＬは位相誤差検出器１０を
有し、この検出器は、基準波形発生器１２によって発生
される基準波形と通例のテープ読出回路からの入力読出
データ・パルスとの間の位相誤差を検出する。検出され
た位相誤差は位相補正値発生器１４へ送られ、その出力
は、周波数補正値発生器１６を更新すること、及びワン
タイム位相補正値またはタイムシフト値を基準波形に加
えること、という２つの目的のために用いられる。即ち
、位相及び周波数の各補正値発生器１４及び１６の出力
は基準波形発生器１２に与えられ、基準波形を、磁気テ
ープから現在読出し中のデータと同期させておくように
、基準波形のタイミングを調整する。
第２図に示すように、基準波形ＷＮＤは一連の０及びｌ
であり、その各々はデータをデコードするためのウィン
ドーを表す（ｒＷＮＤＪは［ウィンドーｊまたは「ｌの
ウィンドー」、即ち、信号の高レベル状態を表す）。１
のウィンドーの方向または周期は、一般に、０のウィン
ドーのものよりも太き（，０及びｌのウィンドーの結合
周期は単一データ・サイクルを表す。０のウィンドー内
にデータ・パルスが生ずる（即ち、読み°出される）と
、このデータは０と解釈される。データ・パルスが１の
ウィンドー内に生ずると、このデータはｌと解釈される
。データ・サイクルのいずれの半分内にもデータ・パル
スが生じない場合には、ＭＦＭプロトコルに従い、デー
タはｌと解釈される。
本明細書の付録にある表は、本明細書に示す実施例にお
ける信号術語に対する参照語量としての役をなす。
基準波形の同期は、データ・パルスがウィンドーの中心
に対して早く生じたかまたは遅く生じたかを測定するこ
とによって判断される。各ウィンドーの中心は、各ウィ
ンドーを早期周期Ｅ及び後期周期りに分割する後期信号
ＬＡ（第２図）の遷移によって決定される。後期信号と
いう名前は、後期周期が高レベルであるという事実に由
来する。
位相誤差は、データ・パルスが検出されるたびごとに発
生され、パルスが所定のウィンドー内で如何に早く生じ
たかまたは如何に遅く生じたかに対応する。この情報を
用いて後続のウィンドーを調整し、後続のデータ・パル
スが、後続のデータ・サイクル中、そのそれぞれのウィ
ンドーの中Ｉ１１．弓こ至近して発生するようにする。
第３図に示すように２、早期周期及び後期周期は基準波
形発生器１２内の早期カウンタ１８及び後期カウンタ２
０によって発生される。各カウンタは４ビツト・アップ
・カウンタであり、このカウンタは、０までロールオー
バする前に０からＦまで計数する（１６進法）。このロ
ールオーバがあると、出力パルスにキャリ・パルスを引
き起こさせ、他のカウンタをプリセットさせる。どちら
のカウンタもカウント・クロックＣＮＴ　　ＣＬＫによ
って動作させられ、生データのビット速度の倍数である
周波数を有する矩形波信号を発生する。
本実施例においては、カウント・クロックは、サンプル
・パルス（ＳＡ　　ＰＬＳ）が位相誤差検出器ＩＯ内の
レジスタ２２をランチする直前にクロック・サイクルを
スキップするスキップ・サイクルを有する４８Ｍ１ｌｚ
クロツクから引き出される。
これについては後で説明する。
早ｊｔＪｌカウンタ１８がロールオーバすると、後期パ
ルス・ロードＬＤ　　ＬＡがカウンタ１８によって発生
され、カウンタ・プリセント数ＰＲ＃を４ビツト加算器
２４から後期カウンタ２０にロードする。後期パルス・
ロードＬＤ　　ＬＡは後期信号ＬＡをゲートし、これか
ら基準波形ＷＮＤが、連のフリップフロップ（図示せず
）から成る遅延後期ブロック２６を介して引き出される
。遅延後期ブロックはまた遅延後期信号ＤＬＡ及び遅延
ウィンドー信号ＤＷＮＤを発生する。これら信号は、−
ツの４８Ｍｌ１ｚクロツク・パルスだけ遅延した後期Ｌ
Ａ及びウィンドーＷＮＤの信号にほかならない。この遅
延は５ＫＩＰ信号から離隔しており、データ読出パルス
があってもなくとも生ずる。即ち、ＷＮＤ及びＤＷＮＤ
は、ＬＡ及びＤＬＡがそうであるように、本質的には同
じ信号であり、遅延信号は、タイミング線図には別個に
示されてはいない。この遅延信号は、周期制御テーブル
出力がＬＤ　　ＥＡ及びＬＤ　　ＬＡの終りまでは変化
しないということを確実にする。
後期カウンタ２０がロールオーバすると、後期パルス・
ロードＬＤ　　ＥＡが発生され、早期カウンタ１８に新
しいプリセット数ＰＲ＃をロードし、後期信号ＬＡをデ
ィスエーブルする。即ち、ＬＡはＬＤ　　ＬＡ及びＬＤ
　　ＥＡによってトグルされる。これら信号に対するタ
イミング線図を第２図に示す。ウィンドーの早期及び後
期の周期を定義するために後期信号ＬＡの波形を発生す
るのは早期カウンタと後期カウンタとの間で前後にトグ
ルするこの動作である。各周期の持続時間は、各カウン
タにロードされるプリセット数ＰＲ＃によって制御され
、そして、４ビツト加算器２４において、ワンタイム位
相補正数ＰＣ＃を、適用可能ならば、周期制御数ＰＤＣ
Ｎ＃に加算することによって決定される。前記周期制御
数は蚤ウィンドーの各セグメントに対してアドレス指定
される。いずれかのカウンタにロードされるプリセット
数が高いほど、計数の終りは近くなり、従って、カウン
タがＯヘロールオーバする前に要求されるクロック周期
は短くなる。
基準波形と入力読出データ信号との間の位相誤差の量は
、サンプル・パルスＳＡ　　ＰＬＳによってレジスタ２
２が早期カウンタ１８の出力計数及び遅延後期ブロック
の後期信号ＬＡをラッチさせられるときに、位相誤差検
出器によって測定される。第３図とともに第４図につい
て説明すると、データ読出信号ＲＤ　　ＤＡＴＡ　（パ
ルス検出に応答する論理信号）は、連続する幅１クロッ
ク・サイクルの２つのパルス、スキップ計１ｋ　（Ｓ　
Ｋ　Ｉ　Ｐ）及びサンプル・パルス（ＳＡ　　ＰＬＳ）
を発生し、そして、検出されたパルスが早く生じたかま
たは遅く生じたかに応じて位相？ｉ１ｉ正値加算信号Ａ
ＤＰＨＣＯＲを次のＬＤ　　ＬＡまたはＬＤ　　ＥＡ信
号上にそれぞれ発生させるラッチをセットする。後者の
場合を第４図に破線で示す。スキップ計数パルス５ＫＩ
Ｐを用いてカウンタ１８及び２０を１クロツク・サイク
ルにわたって波形発生器１２に割り込ませる早期カウン
タ１８を安定させ、位相誤差検出器１０内のレジスタ２
２によって正確にランチされるようにする。
後期周期Ｌ（第４図）においては、早期５ＡＰＬＳに続
き、後期ロードＬＤ　　ＬＡ及び早期ロードＬＤ　　Ｅ
Ａのパルスの後縁が矢印ａ及びｂのようになっているス
キップ及びサンプル・パルスを用いて位相補正値加算信
号ＡＤＰＨＣＯＲが発生される。位相補正値加算信号Ａ
ＤＰＨＣＯＲは早期カウンタ１８に対する次のプリセッ
ト数ＰＲ＃を更新するため、信号を位相補正値発生器及
び周波数制御値発生器１６（第１図）を通過させる期間
を作る。位相補正値加算信号ＡＤＰＨＣＯＲ（破線で示
す）は、スキップ及びサンプル・パルスが矢印ａ及びＣ
で示すような後期周期中に生ずるときに、同様に発生さ
せられる。
位相誤差レジスタ２２によってランチされた計数（ＣＮ
Ｔ　　ＬＴ）は、ランチ後期信号（ＬＡＬＴ）とともに
、５ビット位相誤差数ＰＥ＃を形成し、これは、データ
・パルスがデータ・サイクル中のどこで生じたかを識別
する。例えば、誤差レジスタ２２がＦ計数（１６進法）
をラッチした場合には、このデータ・パルスは１計数だ
け早いとみなされる。データ・パルスがゼロ計数をラッ
チする場合には、このデータ・パルスは１クロツク・パ
ルス遅かったのである。即ち、早期カウンタ１８のラッ
チ計数ＣＮＴ　　ＬＴは後期ラッチ信号ＬＡ　　ＬＴと
ともに、データ・パルスがどれだけのクロック・パルス
だけ早かったか遅かったかを示す。
位相誤差数ＰＥ９　（即ち、レジスタ２２の並列出力）
が位相補正値発生器１４へ加えられ、単一ワンタイム位
相補正値を発生し、周波数数値を更新する。例えば、デ
ータ・パルスが早く生ずると、位相補正値発生器１４は
位相補正値数Ｐｃ＃を発生し、この位相補正値は、次の
早期周期のために早期カウンタにロードされたプリセッ
ト計数数値ＰＲ＃を減少させる。これは、早期カウンタ
１８がロールオーバ゛するようにもっと多くのクロック
計数を要求することにより、次の早期周期に対する期間
を増大させる。データ・パルスが遅く入って来ると、次
の後期周期中に後期カウンタにロードされる計数が増加
させられ、これにより、後期カウンタがロールオーバす
るように要求される時間を短くする。Ａ　Ｄ　Ｐ　ＨＣ
ＯＲ信号は、常に、加算器３８においてＰＣ＃に１を加
算させる。これは周期を短くし、及びスキップ時間によ
って生じた遅延を補正する。
位相補正値発生器１４は、位相誤り数ＰＥ＃を受は入れ
る５ビツト加算器２８を有す。計数ラッチ１ｃＮＴ　　
ＬＴが対応の入力ビットＡ１〜Ａ４に加えられる。後期
ラッチ信号ＬＡ　　ＬＴが、インバータを介して最高オ
ーダ入力ビットＡ５に加えられ、また、キャリ入力ＣＹ
、）、に直接加えられる。後期ラッチ信号ＬＡ　　ＬＴ
が高レベルであるときには、１がＣＹｌＮを介してカウ
ント・ラッチ数ＣＮＴ　　ＬＴに加算される。これは、
位相誤差レジスタ２２が００００（１クロツク・パルス
遅い計数）をラッチするという場合に対して後期位相誤
り信号を提供する。加算器２８のＡ５に入った反転ＬＡ
　　ＬＴ信号は負の早期位相誤り数に対する符号ビット
として働く。（「Ｆ」の早期ＰＥ＃は負の「１」または
１だけ早期を表す。）加算器２８の２２の最低オーダ出
力Ｓｌ及びＳ２は、分離しておって加算器２８を４で割
る役をなし、そしてレジスタ３２によってラッチアウト
される。最高オーダ出力Ｓ２は符号ビットとして動作し
、またレジスタ３２によってラッチされて最低オーダビ
ットの符号を保有する。次のデータ・サイクル中、レジ
スタ３２の内容は、次のカウント・ラッチ数ＣＮＴ　　
ＬＴに加算されるべき（Ｂｌ〜Ｂ３）位相残部の役をな
す。前記４で割るシステムは、オフセット・ビットが次
のビットの位相誤りに対して持つ効果を最小にし、その
ため、位相補正は検出された位相誤りの一部分（＋／４
）に過ぎなくなる。これは、位相ジッタが基準波形に対
して不当な影響を持つことを妨げる。類似の処置により
、周波数に対する影響が妨げられる。
加算器２８の残りの出力ビットＳ３、Ｓ４、Ｓ５及びＳ
６は位相テーブル３４へ送られ、そして・読出イネーブ
ル・ラッチ信号ＲＤ　　ＥＮ　　ＬＴが低レベルである
場合にはテーブル３４を通過して位相補正数ＰＣ＃とな
るか、または、該テーブルに記憶されている位相補正数
ＰＣ＃をアドレス指定するサンプル・ルックアップ・テ
ーブルを第１表に詳細に示す。
第　１　表（位相補正テーブル） ラッチされたＲＤ［ＥＮ−Ｈ＝　　　　ＯＬｐＨ符号、
５．４．３ （１６進法）　　　　　＝０００ １１１　　正の ２２１　後期ＰＣ＃ ＢＤ ＣＣＥ　負の ＤＤＥ　　早期ｐｃｉ Ｅ　　Ｅ ＦＦ アドレス５〜Ａは、第１表の中央の記入が抜けているセ
クションであるが、これは、位相誤差サンプル（ＰＥ＃
）が、テーブルのこの部分をアドレス指定することにな
るほど大きくなることはないので、不必要であるという
ことが解ったのである。
読出イネーブル・ラッチ信号ＲＤ　　ＥＮ　　ＬＴを用
い、ＤＰＬＬを、この装置を初期設定するのに用いられ
る高利得モードにする。これにより、この装置は、テー
プの速度に迅速にロックオンすることができる。この装
置をロックオンすると、この装置は低利得へ切り換えが
可能になる。例えば、Ｄの計数（１６進法）（可能な最
大数）が、後期周期及びＡ３が残部のランチ即ちレジス
タ３２内にある間に、位相誤差レジスタ２２によってラ
ッチされると、０１００　　（キャリイン信号を含む）
が位相補正テーブル３４に加えられる。即ち、第１表に
ついて説明すると、読出イネーブル・ラッチＲＤ　　Ｅ
Ｎ　　ＬＴが低レベルであるときに、大きな位相誤差で
ある４がテーブル３４を通過する。そうでないと、ＲＤ
　　ＥＮ　　ＬＴが高レベルであるときに、もっと小さ
い補正数ＰＣ＃（２）がアドレス指定される。
位相補正数ＰＣ＃は２つの目的、即ち、位相誤りを補正
するため、及び周波数数値Ｆ＃を更新するために用いら
れる。第１の場合においては、位相補正値加算信号Ａ　
Ｄ　Ｐ　ＨＣＯＲが高レベルとなるときに、逆転位相補
正数ＰＣ＃をＮＡＮＤゲート３６を介して４ビツト加算
器３８ヘゲートする。
加算器３８はｌを逆転位相補正数ＰＣ＃に加算し、５Ｋ
ＩＰ中に失われたサイクルを補償する。データ・パルス
が早期周期中に生じてサイクルを長くした場合には、位
相補正信号を用い、早期カウンタ１８にロードされる計
数値を減少する。データ・パルスが後期周期中に生じた
場合には、位相補正信号が、後期カウンタ２０にロード
される計数値を増大してサイクルを短くする。
同時に、位相補正数ＰＣ＃を位相補正テーブル３４から
周波数制御値発生器１６内の４ビツト加算器４０へ加え
る。最下位出力ピッ）Ｓｌ及び符号ビットＳ４をレジス
タ４２に接続する。この動作は、位相補正数Ｐｃ＃を２
で割る。この時点で、ラッチされた計数ＣＮＴ　　ＬＴ
は＆８数８で除かれておってループの応答性を減少させ
、非再発誤差に基づく余りにも性急な周波数補正を避け
る。加算器４０の３つの最上位用カビッ１−３２、ｓ３
、及びＳ４を、加算器４４により、先在周波数数値Ｆ＃
に加算する。その結果更新された周波数数値Ｆ＃を、次
いで、レジスタ４６によってランチする。周波数数値ラ
ンチ、即ちレジスタ４６の出力は５ビツト（０から３１
まで）であり、Ｆ＃１６は公称Ｉ　ＭＨｚ周波数を示す
。加算器４８は、次いで、ラッチされた周波数数値Ｆ＃
を２ビットｃＹ１−２カウンタ５ｏの出力と合計する。
このカウンタは、各データ・サイクルごとに１回、遅延
ウィンドー信号ＤＷＮＤによってクロックされる。
ｃｙｌ−２カウンタ５ｏは、数（ｏ１２．１．３）の変
動（スタガー）数列を周波数Ｆ＃に加算するように、加
算器４８に接続されている。この計数を変動（スタガー
）形にする理由については後で説明する。加算器４８の
３つの最上位出力ビツトＳ３、Ｓ４及びＳ５は周期数Ｐ
Ｄ＃を形成する。
これは、遅延後期信号ＤＬＡ及び遅延ウィンドー信号Ｄ
ＷＮＤとともに用いられ、周期制御テーブル５２に記憶
されている周期制御数ＰＤＣＮ＃をアドレス指定する。
ルックアップ・テーブルの一例を第２表に詳細に示す。
第　２　表（周期制御テーブル） ＤＷＮＤ（ＤＩＪＥＤ　１の−ＮＯ−Ｈ）　＝ＤＬＡ（
ＤＬＹＥＤ　ＬＡＴＥ−Ｉ＋）　　　　　＝ＰＤＡＤ＃ 変更した位相補正数ＰＣ＃を、次いで、基準波形発生器
１２内の４ビツト加算器２４において周期制御数ＰＤＣ
Ｎ＃に加算して、早期及び後期カウンタに対する事前ロ
ードを決定するためのプリセット数ＰＲ＃を作り、基準
波形ＷＮＤの早期及び後期のウィンドーを確定する。
周波数制御値発生器の動作を第５図及び第６図に示す。
この例においては、加算器４８に加えられる周波数数値
Ｆ＃が、１Ｂ（１０進数）と等価な１００１０（２進数
）であり、そして４データ・サイクルにわたって不変で
あるものとする。また、例として、変更した位相補正数
ＰＣ＃は、プリセット数ＰＲ＃を調整するために周期制
御数ＰＤＣＮ＃に加えられることはないものとする。換
言すれば、動作は周波数数値１８において静止しており
、データ読出パルスはないものとする。サイクルのゼロ
・ウィンドーの早期周期中のデータ・サイクルの開始に
おいて、周期制御テーブル５２をアドレス指定する周期
数は、２つの最低オーダ数字が脱落しているので、１０
０（２進数）または４となる。第２表について説明する
と、遅延後期信号ＤＬＡ及び遅延ウィンドー信号ＤＷＮ
Ｄはいずれも低レベルであるので、このアドレスは、加
算器２４を変化なしにＪ過するＰ　Ｄ　ＣＮ＃７を復帰
させて次のＰＲ＃とならせ、これは、早期カウンタ１８
がロールオーバするときに後期カウンタ２０にロードさ
れる。
第５図に示すように、７カウントを後期カウンタ２０に
ロードすると、後期周期は＋ｐ＝ｉｏクロック・パルス
となる（即ち、７から１６までロード及び計数するには
１０クロツク・パルスかかる）。
早期カウンタがロールオーバした若干後に、遅延後期信
号ＤＬＡは高レベルとなり、３　（次の周期制御数ＰＤ
ＣＮ＃）が周期制御テーブル５２においてアドレス指定
させられる（第２表参照）。後期カウンタがロールオー
バすると、３が早期カウンタ１８にロードされ、１のウ
ィンドーの早期周期を幅１４クロック・パルスにする（
即ち、３がら１６までロード及びカウントアンプするの
に１４クロツク・パルスかかる）。単一データ・サイク
ルの残りの期間、即ち、１のウィンドーの早期及び後期
部分はＤＬＡ及びＤＷＮＤの状態に同様に依存し、周期
制御テーブル５２に記憶されている異なる周期制御数を
アドレス指定するようになっている。
第５図の信号状態は反復され、第６図のタイミング線図
に持ち込まれる。ＣＹＩ−２カウンタは、ＤＷＮＤの後
縁によってクロックされ、次のデータ・°サイクル中に
２の計数を周波数数値Ｆ＃（１８）に加算する。カウン
タ５０の低及び高オーダのビットは加算器４８に対する
入力として逆転される。
即ち、１００１０及び０００１０は合算され、−低オー
ダ・ビットを脱落させた後に１０１００または１０１と
なる。その結果、周期アドレス数ＰＤＡＤ＃は４から５
へ増加し、これは、データ・サイクルの各早期及び後期
ウィンドーに対して異なる周期制御数がアドレス指定さ
れるようにする（第２表参Ｗｉ）。■及び３が周波数数
値Ｆ＃にそれぞれ加算されると、周期制御数と第３及び
第４のデータ・サイクルにおいて同様に影響を受ける。
この場合、２または３（または、交互に０または１）を
加算することは、この和における差が低オーダの２ビツ
トに制限されているので、同じＰＤＡＤ＃を生しさせる
ことになる。
有効Ｆ＃を４サイクルにわたってＣＹＩ−２カウンタで
変調することの利点は、これがこの装置に４データ・サ
イクルにわたって１／２％周波数分解能を提供すること
である。第７図に示すように、クロック計数を、早期周
期において、次いで後期周期において、交互に加算する
というようにして、４周波数ごとにクロック計数を加算
する。
追加の計数を４周波数数値ごとに変動する理由は、基準
波形の周波数が増加または減少するにつれて０及び１の
ウィンドーを釣り合わせるためである。
例えば、ＣＹＩ−２加算欄に矢印を互いに接続して示し
であるが、これは、ＣＹＩ−２カウンタ５０の出力計数
を周波数数値Ｆ＃に加算することの効果を示すためであ
る。４データ・サイクルにわたってＣＹＩ−２波形を１
８の周波数数値に加算すると、１６ないし１９周波数範
囲内の２つのデータ波形、及び２０ないし２３周波数範
囲内の２つのデータ波形が生ずる。全数４データ・ナイ
クルの総計周期計数は４４　＋　４５　＋４４　＋４５
　＝１７８となる。周波数数値を次の４データ・サイク
ルにわたって１９に増すと、１つのデータ・サイクル波
形は１６ないし１９周波数範囲内にあり、３つのデータ
・サイクルは２０ないし２３周波数範囲内にあることと
なる。これら４つのデータ・サイクルに対する総計周期
計数は４４　＋　４５　＋４５＋４５＝１７９に等しく
、その結果、４データ・サイクルにわたって約１／２％
周波数分解能となる。
Ｆ＃１２ないし１６にわたってＣＹＩ及びｃｙ２によっ
て変調された相隣る周波数にある４つのデータ・サイク
ルの累積効果を表にまとめたものを第８図に示す。デー
タ読出パルスのない静止モード中、プリセット数ＰＲ＃
は専ら周期制御数ＰＤＣＮ＃によって決定される。位相
補正数ＰＣ＃は、位相補正値加算信号ＡＤＰＨＣＯＲに
よって制御されるＮＡＮＤゲートにより、周期制御数Ｐ
ＤＣＮ＃に加算されることを妨げられる。本実施例にお
いては、周波数数値Ｆ＃は、リセット信号ＲＳ　Ｔ　２
−ｂａｒにより、レジスタ４６において、１６　（第７
図）の公称ＩＭＩＩｚ周波数数値にプリセットされる。
リセット信号は、この装置を再初期設定するため、デー
タ・ブロック相互間のギャップのような、有効データ読
出パルスなしの所定の期間に応答して発生される。
このデータ読出パルスを有する動作を要約すると、サン
プル計数（ＣＮＴＬＴ）を、加算器２８及びレジスタ３
２によって前の位相残りに加算しく後期サンプルならば
１を加算）、次いで４で割る。その結果の数は、位相補
正テーブル３４を変化なしに通過するか、または、ＲＤ
　　ＥＮＬＴがセットされるならば、この位相数は、低
い値である位相補正数をアドレス指定する。このテーブ
ルの出力、即ち位相補正数ＰＣ＃は２つの場所へ行く。
即ち、第１に、加算器３９へ行って１だけ増加させられ
、次いで、基準波形発生器１２内の加算器２４へ行って
プリセット数の１度だけの変化をなし、そして第２に、
２で割られ、そして加算器４０及び４４およびレジスタ
４２によってＦ＃に加算される。前記の値相互間の関係
は次式で表される。
ＰＣ＃−位相補正テーブルの（ＣＮＴ　　−ＬＴ＋Ｐ）
［ＲＥＭ（後期なら＋１））／４新しいＦ＃−（＋）Ｃ
＃＋Ｆ　　ＲＥＭ）／２＋古いＰ＃ＰＲ＃＝周朋補正テ
ーブル−ＰＣＩ＋１データ読出パルスのない周期中の動
作を要約すると、次のようになる。データがない状態で
は、ＲＳ　Ｔ　２−ｂａｒ線は、Ｆ＃クラッチレジスタ
を公称ＩＭＩＩｚ周波数数値であるＩ６にセットする読
出回路（図示せず）によってストローブされる。サイク
ル１〜２計数がＦ＃に加算され、そしてその和は、高オ
ーダの３ビツトだけが周期数（１）Ｄ＃）として用いら
れるので、４で割られる。この周期数は、遅延後期（Ｄ
　Ｌ　Ａ）及び遅延ｌのウィンドー　（ＤＷＮＤ）とと
もに、ルックアップ・テーブル（周期制御テーブル５２
）をアドレス指定する。
この周波数テーブルの出力は変化なしに加算器２４を通
過してプリセット数となり、このプリセット数は早期カ
ウンタまたは後期カウンタのいずれかにロードされる。
早期ロード（ＬＤ−ＥＡ）及び後期ロード（ＬＤ　　Ｌ
Ａ）信号は後期信号（ＬＡ）をトグルし、この間、１の
ウィンドー信号（ＷＮＤ）は後期信号によってトグルさ
れ、遅延後期信号及び遅延ウィンドー信号はｌクロック
・サイクル遅延させられる。
〔発明の効果〕
前述の本発明実施例においては、磁気媒体を読み出すた
めの高分解能の純粋なディジタル・フェーズ・ロック・
ループが得られる。再構成データ・サイクルの集合計数
を平衡した仕方で変調することにより、この回路は、２
００ＭＩＩｚクロック速度を用いるのと等価な（４サイ
クルにわたって）より高い有効分解能を得、Ｉ　Ｍｌｌ
ｚデータ速度に対する１／２％周波数インクリメントを
得る。また、位相及び周波数補正値を管理することによ
り、正確性を低下させることなしに、及び装置を位相ジ
ッタに対して過大反応し易くさせることなしに、高い分
解能が得られる。総じて、主要な利点として、線形回路
におけるドリフ１−を考えると少なくとも同様に及びよ
り高い信頼性をもって働くモノリシックＤＰＬＬを作る
ことを可能にするため、本発明がなければその無限分解
能のために有利である線形集積回路を避けることができ
る。事実、多重チャネルに対するワンチップ構成が可能
となる。
磁気媒体のほか、データ通信のような他のＤＰＬＬ用途
に対して、前記と同じ手法を用いることができる。即ち
、「データ読出信号」は、送信、読出または発生された
ようなどのような受信データをも含むものと解釈される
べきである。
本発明においては、特許請求の範囲に記載のごとき本発
明の範囲内で種々の変更及び変形が可能である。例えば
、第３図に示す回路は、クロック源の速度を２倍にする
ことにより、分解能を２ないし１％高めることができる
。カウンタは２倍早く及び２倍多く計数しているから、
位相補正値は基準波形に適用され、発生器位相補正値は
クロックの速度によって影響されることはない。しかし
、位相補正数は周波数の変化を補正するのに必要な大き
さの２倍になっているから、加算器４０の出力を２では
なしに４で割ることが必要である。
付録 信号用語 ＷＮＤ　　　　　　　Ｏ及び１のウィンドー、基準波形
（ブロック２６）（デー タ・サイクル）、■の高しヘ ル ＤＷＮＤ　　　　　　ｌクロック・サイクル遅延したＷ
ＮＤ（ブロック２６） ＬＡ　　　　　　　　早期／後期信号（後期高レベル）
（ブロック２６） ＤＬＡ　　　　　　　１クロツク・サイクル遅延したＬ
Ａ（ブロック２６） ＬＤ　　ＬＡ　　　　　早期カウンタ（２０）からの後
期カウンタ・ロード線 ＬＤ　　ＥＡ　　　　　後期カウンタ（１８）からの早
期カウンタ・ロード線 ＣＬＫ　　　　　　　４８ＭＨｚクロックＮＴ ＣＬＫ ＫＩＰ Ａ ＬＳ ＲＤ Ｄ　Ａ　Ｔ　Ａ Ａ ＬＴ ＣＮＴ ＬＴ ＰＥ＃ ＰＨ＃ ＰＣ＃ Ｆ＃ Ｐ　ＤＡＤ＃ ＰＤＣＮ＃ カウント・クロック スキップ計数 サンプル・パルス（レジスタ ２２へのデータ入力） データ読出信号 ラッチされた後期信号ＬＡ （レジスタ２２） 後期カウンター８　（レジスタ ２２）からのラッチされた計 数 位相誤差数（ＣＮＴ　　ＬＴ＋ ＬＡ　　ＬＴ）　　（レジスタ２２） 位相数（位相補正テーブル ３４に対するアドレス） 位相補正数（位相補正テープ ル３４出力） 周波数数値（レジスタ４６） 周期アドレス数（周期制御テ ープル５２に対するアドレス） 周期制御数（周期制御テープ ル５２出力） ＰＲ＃　　　　　　プリセント数（加算器２４）Ｒ３Ｔ
２　　ｂａｒ　　　　リセット（基本周波数レジスタ４
６へ） ＲＤ　　ＥＮ　　ＬＴ　　読出イネーブル・ランチ信号
（位相ＦＲＯＭ３４制御） Ａ　Ｄ　Ｐ　ＨＣＯＲワンタイム位相補正値加算（第４
図）
【図面の簡単な説明】
第１図は本発明にかかるディジタル・フェーズ・ロック
・ループのブロック線図、第２図は記憶媒体に記憶され
ているデータを解釈するために用いられる基準信号のタ
イミング線図、第３図は本発明にかかる第１図のディジ
タル・フェーズ・ロック・ループの詳細な機能的ブロッ
ク線図、第４図は位相補正制御を示すタイミング線図、
第５図は単一データ・サイクルに対するタイミング線図
、第６図は４つの連続データ・サイクルに対するタイミ
ング線図、第７図は本発明実施例における周波数数と基
！１屯波形との間の関係を示す線図、第８図は本発明実
施例においてＣＹＩ及びＣＹ２信号によって変更された
周波数数１２ないしＩ６によって作られる平均周波数を
示す線図である。 ｌＯ：位相誤り検出器 １２：基準波形発生器 １４：位相補正値発生器 １６：周波数制御値発生器 田１）ＩＫ → 寞１ト°； 脱 落 ＩＧ 手 続 補 正 書 （方式） １、事件の表示 平成１年特許願第２７ １４３３号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平成２年２月２７日 ６、？ｉｉ正の対象 図面 （第３図） ７、補正の内容

Claims (20)

    【特許請求の範囲】
  1. （１）基準波形をデータ読出信号と同期させるための装
    置において、 周波数レジスタと、 公称周波数数値を前記周波数レジスタにロードするため
    の周波数プリセット器と、 アドレス可能ルックアップ・テーブルと、 少なくとも１つのタイム・ウィンドーを有する基準信号
    、及び前記ウィンドーの早期及び後期の部分を示す状態
    を有する早期／後期信号に対してタイミングを生じさせ
    るための基準信号発生器とを備え、前記周波数レジスタ
    の出力は前記早期／後期信号と結合して前記ルックアッ
    プ・テーブルに対するアドレス入力を形成し、前記ルッ
    クアップ・テーブルは前記アドレス入力に応答して所定
    の期間に対応する出力数を生じさせ、 前記基準信号発生器は、前記ルックアップ・テーブルの
    対応の出力に従い、前記少なくとも１つのウィンドー内
    の前記早期及び後期の周期を決定し、更に、 位相誤差信号を生じさせるため、データ読出信号に応答
    して前記基準信号発生器の状態をサンプリングするため
    の位相誤り発生器と、 前記周波数レジスタ内の数を前記位相誤差の関数として
    調整するための周波数補正器とを備えて成る同期装置。
  2. （２）前記基準信号発生器は、各々が早期及び後期の周
    期を有する相補ウィンドーを発生し、及び一つのウィン
    ドーまたは他のウィンドーを示す状態を有するウィンド
    ー信号を生じさせるための手段を含んでおり、前記ウィ
    ンドー信号は周波数レジスタ出力及び早期／後期信号と
    結合してルックアップ・テーブルに対するアドレス入力
    を形成する請求項１記載の同期装置。
  3. （３）前記基準信号発生器は、ディジタル・カウンタと
    、クロック・サイクルの数をルックアップ・テーブルの
    出力の関数として計数するための手段とを含んでいる請
    求項１記載の同期装置。
  4. （４）前記基準信号発生器は、早期及び後期のディジタ
    ル・カウンタと、前記早期カウンタがルックアップ・テ
    ーブルの出力の関数に対応する所定数のクロック・パル
    スを計数したときに前記後期カウンタをイネーブルする
    ための手段とを含んでいる請求項１記載の同期装置。
  5. （５）前記早期及び後期のカウンタは、各々が、他方の
    カウンタがロールオーバするとルックアップ・テーブル
    からの数で事前ロードされる請求項４記載の同期装置。
  6. （６）前記位相誤り発生器は、早期カウンタの出力をラ
    ッチするため、データ読出信号に対応する時において前
    記早期カウンタに応答する手段を含んでいる請求項５記
    載の同期装置。
  7. （７）前記ウィンドーの早期及び後期の部分の周期を決
    定するため、位相誤差信号の単一ワンタイム指示値をル
    ックアップ・テーブルの出力に結合するための手段を更
    に備えている請求項１記載の同期装置。
  8. （８）周波数数値を変調するため、各データ・サイクル
    において周波数レジスタに含まれている周波数数値に、
    反復するシーケンスの数のうちの対応のものを加算する
    ための手段を更に備えている請求項１記載の同期装置。
  9. （９）少なくとも１つのデータ・ウィンドーを有する基
    準波形を一連のデータ読出信号と同期させてロックする
    ためのフェーズ・ロック・ループ回路において、 所定の計数に到達すると後期ロード信号を生じさせるた
    めの早期カウンタを、及び所定の計数に到達すると早期
    ロード信号を生じさせるための後期カウンタを含む基準
    発生器を備え、前記後期カウンタは前記後期ロード信号
    に応答して初期数にセットされ、前記早期カウンタは前
    記早期ロード信号に応答して初期数にセットされ、更に
    、 データ読出信号の到達に対応する時において前記カウン
    タのうちの一つの状態を示すための位相誤差検出器と、 前記位相誤差検出器の出力の関数として前記カウンタの
    うちの一つに事前ロードされる初期数を決定するための
    手段とを備えて成るフェーズ・ロック・ループ回路。
  10. （１０）データ・ウィンドー内の早期及び後期の周期を
    決定するため、位相誤差検出器の出力の関数として両方
    のカウンタに事前ロードされる初期数を決定するための
    手段を含んでいる請求項９記載のフェーズ・ロック・ル
    ープ回路。
  11. （１１）前記初期数を決定するための手段はルックアッ
    プ・テーブルを含んでおり、更に、早期及び後期の周期
    を規定する検索数に対応するそれぞれのアドレスを前記
    ルックアップ・テーブルに呈示するための手段を備えて
    いる請求項１０記載のフェーズ・ロック・ループ回路。
  12. （１２）前記基準信号発生器は、ルックアップ・テーブ
    ルによって規定される異なる早期及び後期の周期を各々
    が有している連続相補ウィンドーを定義するための手段
    を更に具備している請求項１１記載のフェーズ・ロック
    ・ループ回路。
  13. （１３）基準信号波形をデータ読出信号と同期させるた
    めの装置において、 可変位相及び周波数を有する基準信号に対してタイミン
    グを生じさせるための基準信号発生器と、 データ読出信号の生起に対応する時において前記基準信
    号の状態を示す位相誤差信号を生じさせるための位相誤
    り検出器と、 周波数数値レジスタと、 公称周波数数値を前記周波数数値レジスタに事前ロード
    するための手段と、 周期ルックアップ・テーブルと、 少なくとも部分的に前記周波数数値に依存するアドレス
    を前記ルックアップ・テーブルに呈示するための手段と
    を備え、前記基準信号発生器は、前記基準信号の少なく
    とも一部分の周期を決定するため、前記ルックアップ・
    テーブルの出力に応答し、更に、 位相ルックアップ・テーブルを備え、 前記位相誤差信号の少なくとも一部分は前記位相ルック
    アップ・テーブルをアドレス指定するために用いられ、
    前記位相ルックアップ・テーブルの出力は前記周期ルッ
    クアップ・テーブルに対するアドレスの一部を形成し、
    更に、前記基準信号の少なくとも一部の周期を示す数を
    発生するため、前記位相ルックアップ・テーブルの出力
    を前記周期ルックアップ・テーブルの出力と結合するた
    めの手段を備えてなり、前記基準信号発生器は前記ルッ
    クアップ・テーブル出力結合手段によって生ずる数に従
    って前記基準信号に対するタイミングを発生することを
    特徴とする同期装置。
  14. （１４）所定数のサイクルにわたる期間を除き、前記結
    合手段が位相テーブルの出力を結合することを禁止する
    ための手段を更に備えている請求項１３記載の同期装置
    。
  15. （１５）前記所定数のサイクルは１サイクルよりも大き
    くない請求項１４記載の同期装置。
  16. （１６）基準信号波形をデータ読出信号と同期させるた
    めの装置において、 各々が早期及び後期の周期を有する１及び０のウィンド
    ーの反復データ・サイクルを具備する基準信号に対して
    タイミングを発生するための基準信号発生器と、 周波数数値レジスタと、 公称周波数数値を前記周波数数レジスタにロードするた
    めの周波数プリセット器と、 周期ルックアップ・テーブルと、 前記周波数数値レジスタの出力を、前記基準信号が現在
    どのウィンドーのどの周期内にあるかを示す信号と結合
    することにより、前記周期ルックアップ・テーブルをア
    ドレス指定するための手段とを備えて成り、 前記基準信号発生器は、前記ルックアップ・テーブルの
    対応の出力に従って、各ウィンドーの前記早期及び後期
    の周期を決定することを特徴とする同期装置。
  17. （１７）連続データ・サイクル中周波数数値レジスタの
    出力に反復する数列で連続数を加算するための手段を更
    に備えている請求項１６記載の同期装置。
  18. （１８）ｎ個の連続周波数が一つのデータ・サイクルか
    ら次のデータ・サイクルまで同じセットの出力を生じさ
    せ、ｎ個の前記反復する数列内に存在する請求項１７記
    載の同期装置。
  19. （１９）前記反復する数列は低レベル及び高レベルの変
    動する数値対から成っている請求項１８記載の同期装置
    。
  20. （２０）ｎは４であり、前記反復する数列は数０、２、
    １、３に対応する請求項１９記載の同期装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075575A (en) * 1989-12-11 1991-12-24 Fuji Photo Film Co., Ltd. Externally synchronized programmable device
US5406592A (en) * 1993-07-30 1995-04-11 At&T Corp. First order FLL/PLL system with low phase error
US5404743A (en) * 1993-08-12 1995-04-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Pulsed phase locked loop strain monitor
US5602883A (en) * 1993-10-13 1997-02-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method of implementing digital phase-locked loops
US5832048A (en) * 1993-12-30 1998-11-03 International Business Machines Corporation Digital phase-lock loop control system
JPH08167841A (ja) * 1994-12-13 1996-06-25 Pioneer Electron Corp ディジタルｐｌｌ回路
US5652773A (en) * 1996-01-31 1997-07-29 Holtek Microelectronics, Inc. Digital phase-locked loop for data separation
US5931968A (en) 1996-02-09 1999-08-03 Overland Data, Inc. Digital data recording channel
US5768235A (en) * 1996-10-08 1998-06-16 Imation Corp. Control signal for recording a disc according to a clock signal, data signal, and an index signal
US5944834A (en) * 1997-09-26 1999-08-31 International Business Machines Corporation Timing analysis method for PLLS
US6597526B1 (en) 1998-08-14 2003-07-22 Overland Storage, Inc. Magnetic tape drive apparatus including a variable rate encoder
US6987817B1 (en) * 2000-07-17 2006-01-17 Lsi Logic Corporation Digital clock recovery PLL
US8650470B2 (en) 2003-03-20 2014-02-11 Arm Limited Error recovery within integrated circuit
US7278080B2 (en) 2003-03-20 2007-10-02 Arm Limited Error detection and recovery within processing stages of an integrated circuit
WO2004084070A1 (en) * 2003-03-20 2004-09-30 Arm Limited Systematic and random error detection and recovery within processing stages of an integrated circuit
US8185812B2 (en) 2003-03-20 2012-05-22 Arm Limited Single event upset error detection within an integrated circuit
US7126404B1 (en) * 2004-01-20 2006-10-24 Marvell Semiconductor Israel Ltd. High resolution digital delay circuit for PLL and DLL
JP4829571B2 (ja) * 2005-09-09 2011-12-07 株式会社日立製作所 受信装置および測位測距システム
US8171386B2 (en) 2008-03-27 2012-05-01 Arm Limited Single event upset error detection within sequential storage circuitry of an integrated circuit
US8161367B2 (en) 2008-10-07 2012-04-17 Arm Limited Correction of single event upset error within sequential storage circuitry of an integrated circuit
US8493120B2 (en) 2011-03-10 2013-07-23 Arm Limited Storage circuitry and method with increased resilience to single event upsets
CN103427836A (zh) * 2013-07-25 2013-12-04 京东方科技集团股份有限公司 一种频率信号发生系统和显示装置
DE102018129189B4 (de) * 2018-11-20 2021-03-04 Beckhoff Automation Gmbh Verfahren zum betreiben eines netzwerkteilnehmers in einem automatisierungskommunikationsnetzwerk
DE102019123348A1 (de) 2019-08-30 2021-03-04 Beckhoff Automation Gmbh Automatisierungssystem, Funkvorrichtung und Verfahren zum drahtlosen Einbinden eines Funkteilnehmers an ein Automatisierungssystem

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3509471A (en) * 1966-11-16 1970-04-28 Communications Satellite Corp Digital phase lock loop for bit timing recovery
US3947634A (en) * 1974-11-21 1976-03-30 Ncr Corporation System for synchronizing local pseudo-noise sequence to a received baseband signal
US4017803A (en) * 1976-01-29 1977-04-12 Sperry Rand Corporation Data recovery system resistant to frequency deviations
US4210776A (en) * 1977-08-11 1980-07-01 Harris Corporation Linear digital phase lock loop
US4242639A (en) * 1978-09-05 1980-12-30 Ncr Corporation Digital phase lock circuit
US4259740A (en) * 1979-03-07 1981-03-31 Harris Corporation Sequential detection system
US4357707A (en) * 1979-04-11 1982-11-02 Pertec Computer Corporation Digital phase lock loop for flexible disk data recovery system
US4374438A (en) * 1980-07-21 1983-02-15 Rca Corporation Digital frequency and phase lock loop
DE3140431C2 (de) * 1980-10-13 1986-09-25 Hitachi, Ltd., Tokio/Tokyo Demodulatorschaltung zum Demodulieren eines modulierten Digitalsignals
US4396991A (en) * 1981-04-07 1983-08-02 Honeywell Information Systems Inc. Long term response enhancement for digital phase-locked loop
US4462110A (en) * 1981-04-07 1984-07-24 Honeywell Information Systems Inc. Digital phase-locked loop
US4441195A (en) * 1981-07-10 1984-04-03 Honeywell Information Systems Inc. Short term response enhancement for digital phase-locked loop
US4513429A (en) * 1981-12-03 1985-04-23 The United States Of America As Represented By The Secretary Of The Air Force Sample data phase locked loop for adaptive doppler tracker
US4563657A (en) * 1982-03-15 1986-01-07 Codex Corporation Frequency synthesizer and digital phase lock loop
US4456890A (en) * 1982-04-05 1984-06-26 Computer Peripherals Inc. Data tracking clock recovery system using digitally controlled oscillator
US4596937A (en) * 1982-04-28 1986-06-24 International Computers Limited Digital phase-locked loop
US4519086A (en) * 1982-06-16 1985-05-21 Western Digital Corporation MOS Phase lock loop synchronization circuit
US4617679A (en) * 1983-09-20 1986-10-14 Nec Electronics U.S.A., Inc. Digital phase lock loop circuit
US4574243A (en) * 1984-01-03 1986-03-04 Motorola, Inc. Multiple frequency digital phase locked loop
US4644420A (en) * 1984-03-29 1987-02-17 Archive Corporation Circuit and methodology for reading and tracking binary data from magnetic tape independently of the data pattern on the tape
EP0185779B1 (en) * 1984-12-21 1990-02-28 International Business Machines Corporation Digital phase locked loop
US4808884A (en) * 1985-12-02 1989-02-28 Western Digital Corporation High order digital phase-locked loop system
US4803680A (en) * 1985-12-27 1989-02-07 Nec Corporation Destuffing circuit with a digital phase-locked loop

Also Published As

Publication number Publication date
ATE142831T1 (de) 1996-09-15
EP0367378A3 (en) 1992-01-22
DE68927148D1 (de) 1996-10-17
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DE68927148T2 (de) 1997-01-30
EP0367378B1 (en) 1996-09-11
CA1307327C (en) 1992-09-08
US4975930A (en) 1990-12-04

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