JPS59207733A - Ａ／ｄコンバ−タ - Google Patents
Ａ／ｄコンバ−タInfo
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- JPS59207733A JPS59207733A JP58083110A JP8311083A JPS59207733A JP S59207733 A JPS59207733 A JP S59207733A JP 58083110 A JP58083110 A JP 58083110A JP 8311083 A JP8311083 A JP 8311083A JP S59207733 A JPS59207733 A JP S59207733A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄコンバータ、特にビデオ帯域をカバーす
る高速でかつ高精度なモノリシック化に適したム／Ｄコ
ンバータの構成に関するものである。
る高速でかつ高精度なモノリシック化に適したム／Ｄコ
ンバータの構成に関するものである。
従来例の構成とその問題点
近年、ビデオ信号のディジタル処理化が進み、そのキー
デパイヌとしてのＡ／Ｄコンバータの低消費電力化、低
価格化およびコンパクトが要望されている。
デパイヌとしてのＡ／Ｄコンバータの低消費電力化、低
価格化およびコンパクトが要望されている。
この条件を満たすには、モノリシック化を行うことが必
要で、従来、モノリシック構造のビデオ用ム／Ｄコンバ
ータの方式は、並列型と呼ばれるコンパレータを２Ｎ個
（Ｎは分解能）内蔵したものが主流を占めていた。
要で、従来、モノリシック構造のビデオ用ム／Ｄコンバ
ータの方式は、並列型と呼ばれるコンパレータを２Ｎ個
（Ｎは分解能）内蔵したものが主流を占めていた。
しかしながら、この並列型は前述のように２Ｎ３ノ
個のコンパレータが必要なため、１０ビツト（１＋ ０
２４個のコンパレータを要する）程度が限界で、それ以
上、たとえばディジタルカメラ等で要望されている１２
ビツトになると、４，０９６個ものコンパレータを必要
とし、もはや実現不可能となる。
２４個のコンパレータを要する）程度が限界で、それ以
上、たとえばディジタルカメラ等で要望されている１２
ビツトになると、４，０９６個ものコンパレータを必要
とし、もはや実現不可能となる。
一方、逐次比較方式と呼ばれる変換方式があるが、この
方法は、一つのサンプル点をディジクル信号に変換して
しまうまでに、ビットの数だけ処理を繰シ返すだめに、
クロック周波数がサンプリング周波数のＮ倍（Ｎは分解
能）必要である。したがって、今ビデオ帯域を考えてサ
ンプリング周波数を２０ＭＩＩＺとすれば、１２ビツト
の場合、最低でも２４０ＭＨｚのクロックが必要となり
、実現するのにかなり固難である。また内部に用いられ
るＤ／Ａコンバータのセトリングタイムモ１ｎＳｅｃ程
度のものが要求され、高精度化を実現することが難しい
。
方法は、一つのサンプル点をディジクル信号に変換して
しまうまでに、ビットの数だけ処理を繰シ返すだめに、
クロック周波数がサンプリング周波数のＮ倍（Ｎは分解
能）必要である。したがって、今ビデオ帯域を考えてサ
ンプリング周波数を２０ＭＩＩＺとすれば、１２ビツト
の場合、最低でも２４０ＭＨｚのクロックが必要となり
、実現するのにかなり固難である。また内部に用いられ
るＤ／Ａコンバータのセトリングタイムモ１ｎＳｅｃ程
度のものが要求され、高精度化を実現することが難しい
。
そこで有力な方式として考えられるのが、直並列方式と
呼ばれる。並列型Ａ／Ｄコンバータを２ケ以上直列に接
続する方式である。例えば１２ビツトの場合６ビツトず
つの２段構成にすると、コンパレータ数は２Ｘ２’＝１
２８ケで済み、大巾な低消費電力化が企れると共に、Ｉ
Ｃとしての集積度の点からも実現可能なものとなる。し
かも、回路全体を駆動するクロックがサンプリング周波
数と同一で良いので高速化も比較的実現しゃすいという
メリッ１−を持つ。
呼ばれる。並列型Ａ／Ｄコンバータを２ケ以上直列に接
続する方式である。例えば１２ビツトの場合６ビツトず
つの２段構成にすると、コンパレータ数は２Ｘ２’＝１
２８ケで済み、大巾な低消費電力化が企れると共に、Ｉ
Ｃとしての集積度の点からも実現可能なものとなる。し
かも、回路全体を駆動するクロックがサンプリング周波
数と同一で良いので高速化も比較的実現しゃすいという
メリッ１−を持つ。
第１図に、従来の直並列方式Ａ／Ｄコンバータのブロッ
ク図を示し、その動作および問題点についての説明を図
に基づいて行う。
ク図を示し、その動作および問題点についての説明を図
に基づいて行う。
第１図において、１はアナログ信号入力端子、２は上位
ピッ）Ａ／ＤコンバータでＭＳＢ（［１位ビット）から
ｍビットのＡ／Ｄ変換を行う並列ＦＡ／Ｄコンバータで
ある。３は１ 位ｍビットのディジタル出力端子であり
、４はこの上位ｍビットのディジタル信号を再びアナロ
グ信号に戻すｍビットのＤ／Ａコンバータである。５は
遅延回路、６は減算回路、７は下位ｎビットのＡ ／
Ｄ変換を行う並列型Ａ ／ Ｄコンバータである。８は
下位ｎ ｌ− ビットの出力端子である。
ピッ）Ａ／ＤコンバータでＭＳＢ（［１位ビット）から
ｍビットのＡ／Ｄ変換を行う並列ＦＡ／Ｄコンバータで
ある。３は１ 位ｍビットのディジタル出力端子であり
、４はこの上位ｍビットのディジタル信号を再びアナロ
グ信号に戻すｍビットのＤ／Ａコンバータである。５は
遅延回路、６は減算回路、７は下位ｎビットのＡ ／
Ｄ変換を行う並列型Ａ ／ Ｄコンバータである。８は
下位ｎ ｌ− ビットの出力端子である。
次に動作について説明する。
まず、端子１に段加されたアナログ信号は上位ｍビット
のＡ／Ｄコンバータ２でＡ／Ｄ変換される。
のＡ／Ｄコンバータ２でＡ／Ｄ変換される。
この出力はそのｉｔ上位ｍビット分のディジタル信号と
して端子３より出力されると共にｍビットのＤ／Ａコン
バータに入力され、再びアナログ信号に再生される。
して端子３より出力されると共にｍビットのＤ／Ａコン
バータに入力され、再びアナログ信号に再生される。
一方、アナログ入力信号は遅延回路５で、上位ピッ）Ａ
／Ｄコンバータ２ トＤ ／ Ａコンバータ４によって
信号が遅れた時間と等しい時間だけ遅延されられ、減算
回路６に加えられる。減算回路６ではこの遅延回路の出
力とＤ／Ａコンバータ４の出力信号間の減算を行う。す
なわち、アナログ原信号と上位ｍビットの再生信号との
減算結果、残りの下位ｎピン１分のアナログ信号が減算
回路６の出力に表われる。この信号を下位ｎビットのＡ
／ Ｄコンバータでディジタル信号に変換して下位ｎ
ビットのディジタル信号とする。
／Ｄコンバータ２ トＤ ／ Ａコンバータ４によって
信号が遅れた時間と等しい時間だけ遅延されられ、減算
回路６に加えられる。減算回路６ではこの遅延回路の出
力とＤ／Ａコンバータ４の出力信号間の減算を行う。す
なわち、アナログ原信号と上位ｍビットの再生信号との
減算結果、残りの下位ｎピン１分のアナログ信号が減算
回路６の出力に表われる。この信号を下位ｎビットのＡ
／ Ｄコンバータでディジタル信号に変換して下位ｎ
ビットのディジタル信号とする。
この直並列方式のＡ／Ｉ）コンバータは以上のように比
較的構成が簡単なために、ボード形式では実現されてい
る。しかしながらモノリシック化となると、遅延回路を
１チツプ上に集積化せねばならず、これまでボード形式
で用いられているような遅延線を用いることはできない
という問題点が発生する。また従来の遅延線あるいはり
、 Ｃν Ｒ等を用いて構成した遅延回路ではＤ／Ａ
コンバータ４の出力再生信号の位相と完全に同位相の信
号が得られるとは限らず、位相調整を行うことが必要で
、このことが高速化、高精度化の防げとなる。
較的構成が簡単なために、ボード形式では実現されてい
る。しかしながらモノリシック化となると、遅延回路を
１チツプ上に集積化せねばならず、これまでボード形式
で用いられているような遅延線を用いることはできない
という問題点が発生する。また従来の遅延線あるいはり
、 Ｃν Ｒ等を用いて構成した遅延回路ではＤ／Ａ
コンバータ４の出力再生信号の位相と完全に同位相の信
号が得られるとは限らず、位相調整を行うことが必要で
、このことが高速化、高精度化の防げとなる。
以上の問題を解決するために、第２図に示すようなサン
プル・ホールド回路とアナログスイッチを用いた直並列
形Ａ／Ｄコンバークが提案された。
プル・ホールド回路とアナログスイッチを用いた直並列
形Ａ／Ｄコンバークが提案された。
第２図に基づいて、この方式の動作を説明するとともに
問題点について述べる。
問題点について述べる。
第２図において、第１図と同一の構成要素については同
一番号にしである。第２図において、１０１．１０２は
サンプル・オールド回路（ＳｌＨ１、ＳｌＨ２） 、１
０３，１０４は相補形ノアナログヌイッチ（Ｓｌ、８２
） 、１０５は差動増幅７ 。
一番号にしである。第２図において、１０１．１０２は
サンプル・オールド回路（ＳｌＨ１、ＳｌＨ２） 、１
０３，１０４は相補形ノアナログヌイッチ（Ｓｌ、８２
） 、１０５は差動増幅７ 。
回路である。
即ち、この方式は第１図のアナログ遅延回路の代りに、
２個のサンプル・ホールド回路（Ｓ／Ｈ１、Ｓ／Ｈ２）
と２個の相補形アナログスイッチＳ１．Ｓ２を用いる。
２個のサンプル・ホールド回路（Ｓ／Ｈ１、Ｓ／Ｈ２）
と２個の相補形アナログスイッチＳ１．Ｓ２を用いる。
２個のサンプル・ホールド回路Ｓ ／ Ｈ１、Ｓ ／
Ｈ２は位相が１８ｏ０ずれてサンプル・ホールドを行な
い、まずＳ／Ｈ１でサンプル・ホールドされたアナログ
信号はアナログスイッチＳ１を介してＡ／Ｄコンバータ
ＡＤ１に送られ、」二位ビットの変換が行われる。Ａ、
Ｄ １の出力は上位ビットの出力となると共にＤ／Ａ
コンバータ４へ送られる。次にアナログスイッチが切り
替りＡＤｌにはＳ／Ｈ２が接続され、次のＡ／ｎ変換が
行われる。
Ｈ２は位相が１８ｏ０ずれてサンプル・ホールドを行な
い、まずＳ／Ｈ１でサンプル・ホールドされたアナログ
信号はアナログスイッチＳ１を介してＡ／Ｄコンバータ
ＡＤ１に送られ、」二位ビットの変換が行われる。Ａ、
Ｄ １の出力は上位ビットの出力となると共にＤ／Ａ
コンバータ４へ送られる。次にアナログスイッチが切り
替りＡＤｌにはＳ／Ｈ２が接続され、次のＡ／ｎ変換が
行われる。
一方、Ｓ／Ｈ１にホールドされている信号の上位ビット
に対応するＤ／Ａ出力が得られた時、アナログ・スイッ
チＳ２はＳ／Ｈ１を選択しておくようにすれば、差動増
幅器によりＤ／Ａ出力とＳ ／ Ｈ１の出力差が取り出
される。この信号を下位ビット用Ａ ／ Ｄコンバータ
ＡＤ２に入力し、下位ビットのＡ ／ Ｄ変換を行う。
に対応するＤ／Ａ出力が得られた時、アナログ・スイッ
チＳ２はＳ／Ｈ１を選択しておくようにすれば、差動増
幅器によりＤ／Ａ出力とＳ ／ Ｈ１の出力差が取り出
される。この信号を下位ビット用Ａ ／ Ｄコンバータ
ＡＤ２に入力し、下位ビットのＡ ／ Ｄ変換を行う。
この下位ビットＡ／Ｄ変換開始後、アナログスイッチＳ
２はＳ／Ｈ２を差動増幅回路に接続し、差動増幅回路は
Ｓ／Ｈ２でホールドされている信号のＤ／Ａコンバータ
の出力信号との差を取る。このようにしてサンプル・ホ
ールドＳ／Ｈ１，Ｓ／Ｈ２を交互に使って進行波的にＡ
／Ｄ変換を行うわけである。
２はＳ／Ｈ２を差動増幅回路に接続し、差動増幅回路は
Ｓ／Ｈ２でホールドされている信号のＤ／Ａコンバータ
の出力信号との差を取る。このようにしてサンプル・ホ
ールドＳ／Ｈ１，Ｓ／Ｈ２を交互に使って進行波的にＡ
／Ｄ変換を行うわけである。
この方式の利点は、第１図の第１の従来例に比べて、遅
延回路を用いることによる問題、たとえば調整の手間、
モノリシック化に対する不適合性などの点において有利
であると言える。
延回路を用いることによる問題、たとえば調整の手間、
モノリシック化に対する不適合性などの点において有利
であると言える。
しかしながら、ビデオ信号帯域以上の高速のＡ／Ｄコン
バータの場合、バイポーラＩＣで構成することが必要と
なるが、高精度の相補形アナログスイッチをバイポーラ
ＩＣで構成するのは容易ではなく、相補形ＭＯ８ＩＣと
ならざるを得ない。
バータの場合、バイポーラＩＣで構成することが必要と
なるが、高精度の相補形アナログスイッチをバイポーラ
ＩＣで構成するのは容易ではなく、相補形ＭＯ８ＩＣと
ならざるを得ない。
しだがって、バイポーラ、相補形ＭＯ３一体化ＩＣプロ
セスを必要とし、製造工程が複雑になるという問題が発
生する。まだ、たとえアナログスイッチを形成し得たと
しても、アナログスイッチを用９ １、、−＝− いることはそれだけ高精度化に悪影響をおよぼすことは
否めない。
セスを必要とし、製造工程が複雑になるという問題が発
生する。まだ、たとえアナログスイッチを形成し得たと
しても、アナログスイッチを用９ １、、−＝− いることはそれだけ高精度化に悪影響をおよぼすことは
否めない。
発明の目的
そこで本発明はこのような従来の問題を解決するだめに
、サンプル・ホールド回路２ケを直列に接続して用い簡
単な回路で遅延回路と同効の機能を得るとともに、従来
の遅延回路では実現し得なかった、完全な位相同期を行
って高速、高精度なモノリシックＡ／Ｄコンバークを提
供することを目的とする。
、サンプル・ホールド回路２ケを直列に接続して用い簡
単な回路で遅延回路と同効の機能を得るとともに、従来
の遅延回路では実現し得なかった、完全な位相同期を行
って高速、高精度なモノリシックＡ／Ｄコンバークを提
供することを目的とする。
発明の構成
本発明は、アナログ入力信号を標本化保持する第１のサ
ンプル・ホールド回路と、この回路の出力信号を、上位
ｍビット変換する第１の並列型Ａ／Ｄコンバータと、前
記第１のサンプル・ホールド回路に縦続接続された第２
のサンプル・ホールド回路と、前記第１の並列型Ａ／Ｄ
コンバータの出力を再生するよう接続されたＤ／Ａコン
バークと、該Ｄ／Ａコンバークの出力信号と前記第２の
サンプル・ホールド回路の出力信号とを減算する減算回
路と、該減算回路に接続された第２の並列型Ａ／Ｄコン
バータと有する構成により、ビデオ帯域をカバーする高
速でかつ高精度なモノリシックＡ／Ｄコンバータの製造
を可能にするものである。
ンプル・ホールド回路と、この回路の出力信号を、上位
ｍビット変換する第１の並列型Ａ／Ｄコンバータと、前
記第１のサンプル・ホールド回路に縦続接続された第２
のサンプル・ホールド回路と、前記第１の並列型Ａ／Ｄ
コンバータの出力を再生するよう接続されたＤ／Ａコン
バークと、該Ｄ／Ａコンバークの出力信号と前記第２の
サンプル・ホールド回路の出力信号とを減算する減算回
路と、該減算回路に接続された第２の並列型Ａ／Ｄコン
バータと有する構成により、ビデオ帯域をカバーする高
速でかつ高精度なモノリシックＡ／Ｄコンバータの製造
を可能にするものである。
実施例の説明
第３図は本発明の第１の実施例におけるＡ／Ｄコンバー
タの基本的な構成を示し、説明を容易にするために、従
来例と共通の構成要素の番号は第１図および第２図と同
じにしである。第３図において、９は第１のサンプル・
ホールド回路、１０は第２のサンプル・ホールド回路、
１１は増幅回路である。
タの基本的な構成を示し、説明を容易にするために、従
来例と共通の構成要素の番号は第１図および第２図と同
じにしである。第３図において、９は第１のサンプル・
ホールド回路、１０は第２のサンプル・ホールド回路、
１１は増幅回路である。
図かられかるように、第１のサンプル・ホールド回路の
出力は上位ビット用の並列Ａ／Ｄコンバータの入力およ
び第２のサンプル・ホールド回路の入力に並列に接続さ
れている。またＤ／Ａコンバークの入力は上位ビット用
並列Ａ／Ｄコンバータの出力に、出力は減算回路の一方
の入力に接続されておシ、第２のサンプル・ホールド回
路の出１１ 力は減算回路の他方の入力に接続されている。減算回路
と下位ビット用Ａ ／ Ｄコンバータとの間に増幅回路
を設けているのは信号を２を倍に増幅して下位ビット用
Ａ／Ｄコンバータの精度を向上させるものである。
出力は上位ビット用の並列Ａ／Ｄコンバータの入力およ
び第２のサンプル・ホールド回路の入力に並列に接続さ
れている。またＤ／Ａコンバークの入力は上位ビット用
並列Ａ／Ｄコンバータの出力に、出力は減算回路の一方
の入力に接続されておシ、第２のサンプル・ホールド回
路の出１１ 力は減算回路の他方の入力に接続されている。減算回路
と下位ビット用Ａ ／ Ｄコンバータとの間に増幅回路
を設けているのは信号を２を倍に増幅して下位ビット用
Ａ／Ｄコンバータの精度を向上させるものである。
次に本実施例の動作について第４図のタイミングチャー
トによシ説明する。
トによシ説明する。
第４図において、人はアナログ入力信号、Ｂは第１のサ
ンプル・ホールドのサンプリングパルス、Ｃは第１のサ
ンプル・ホールド出力、Ｄは上位ビット用Ａ／Ｄコンバ
ータのクロック信号、Ｅは上位ビット用Ａ／Ｄコンバー
タのデータ出力、ＦはＤ／Ａコンバータの出力、Ｇは第
２のサンプル・ホールドのサンプリングパルス、Ｈは第
２のサンプル・ホールド出力である。
ンプル・ホールドのサンプリングパルス、Ｃは第１のサ
ンプル・ホールド出力、Ｄは上位ビット用Ａ／Ｄコンバ
ータのクロック信号、Ｅは上位ビット用Ａ／Ｄコンバー
タのデータ出力、ＦはＤ／Ａコンバータの出力、Ｇは第
２のサンプル・ホールドのサンプリングパルス、Ｈは第
２のサンプル・ホールド出力である。
壕ず、アナログ信号を第１のサンプル・ホールド回路９
でサンプル・ホールドするとＣの波形になるこの時、サ
ンプリングパルスＢのハイレベルの期間がスルーの間で
ローレベルの期間がホールド期間である。次にクロック
Ｄによシ上位ビット用Ａ／Ｄコンバータの変換が行われ
る。このＡ／ｎコンバータはストローブコンパレータに
よ多構成された並列型Ａ／Ｄコンバータで、信号Ｃをク
ロックＤの立上りの瞬間にサンプリングして変換し、２
に示すタイミングでディジタル信号として出力する。し
たがってサンプル・ホールドされた信号Ｃから見るとデ
ータＥはクロックＤに対して半サイクル遅れることにな
る１、このディジタル信号は上位ビットとして出力され
ると共に、Ｄ／Ａコンバータで再びアナログ信号に再生
される。その結果がＦに示す波形である。一方、第２の
サンプル・ホールド回路はクロックＤと同じクロックＧ
でサンプル・ホールドの動作を行い、アナログ信号Ｃを
サンプル・ホールドする。この時も第１のサンプル・ホ
ールドと同時にサンプリングパルスＧのハイレベルの間
はスル−で、ローレベルの間カホールドの期間であり、
Ｈに示すように、Ｄ／ムコンバ−タの出力と全く同じ位
相でサンプル・ホールドされた信号Ｈを出力することに
なる。次に減算回路によってこの２つの信号ＦとＨの減
算を行１３ ／、、、−：・ い、増幅回路で２ 倍に増幅して下位ビット用Ａ／Ｄコ
ンバータで下位ビットのＡ ／ Ｄ発換を行う。
でサンプル・ホールドするとＣの波形になるこの時、サ
ンプリングパルスＢのハイレベルの期間がスルーの間で
ローレベルの期間がホールド期間である。次にクロック
Ｄによシ上位ビット用Ａ／Ｄコンバータの変換が行われ
る。このＡ／ｎコンバータはストローブコンパレータに
よ多構成された並列型Ａ／Ｄコンバータで、信号Ｃをク
ロックＤの立上りの瞬間にサンプリングして変換し、２
に示すタイミングでディジタル信号として出力する。し
たがってサンプル・ホールドされた信号Ｃから見るとデ
ータＥはクロックＤに対して半サイクル遅れることにな
る１、このディジタル信号は上位ビットとして出力され
ると共に、Ｄ／Ａコンバータで再びアナログ信号に再生
される。その結果がＦに示す波形である。一方、第２の
サンプル・ホールド回路はクロックＤと同じクロックＧ
でサンプル・ホールドの動作を行い、アナログ信号Ｃを
サンプル・ホールドする。この時も第１のサンプル・ホ
ールドと同時にサンプリングパルスＧのハイレベルの間
はスル−で、ローレベルの間カホールドの期間であり、
Ｈに示すように、Ｄ／ムコンバ−タの出力と全く同じ位
相でサンプル・ホールドされた信号Ｈを出力することに
なる。次に減算回路によってこの２つの信号ＦとＨの減
算を行１３ ／、、、−：・ い、増幅回路で２ 倍に増幅して下位ビット用Ａ／Ｄコ
ンバータで下位ビットのＡ ／ Ｄ発換を行う。
次に本発明の第２の実施例について説明する。
第５図は第２の実施例におけるＡ／Ｄコンバータの基本
的な構成を示す。説明を簡単にするために、従来例およ
び第１の実施例と共通の構成要素の番号は第１図、第２
図および第３図と同じにしである。１２はクロック入力
端子、１３はインバータである。第２の実施例では第１
のサンプル・ホールド回路のサンプリングパルスヌを第
４図のＢの破線で示すように、上位ビット用ム／Ｄコン
バータのクロックＤおよび第２のサンプル・ホールド回
路のサンプリングパルスＧと逆位相で同じデユーティ比
にしである。こ゛うすることによって、よシ簡単にクロ
ック信号を形成することができる。この時の第１のサン
プル・ホールド回路の出力はＣの破線に示すような波形
になるが、Ｏ印の点で上位ビットのＡ ／ Ｄ変換およ
び第２のサンプル・ホールドが実行されるために、タイ
ミング的に問題１４ ・ なく動作が行われる。
的な構成を示す。説明を簡単にするために、従来例およ
び第１の実施例と共通の構成要素の番号は第１図、第２
図および第３図と同じにしである。１２はクロック入力
端子、１３はインバータである。第２の実施例では第１
のサンプル・ホールド回路のサンプリングパルスヌを第
４図のＢの破線で示すように、上位ビット用ム／Ｄコン
バータのクロックＤおよび第２のサンプル・ホールド回
路のサンプリングパルスＧと逆位相で同じデユーティ比
にしである。こ゛うすることによって、よシ簡単にクロ
ック信号を形成することができる。この時の第１のサン
プル・ホールド回路の出力はＣの破線に示すような波形
になるが、Ｏ印の点で上位ビットのＡ ／ Ｄ変換およ
び第２のサンプル・ホールドが実行されるために、タイ
ミング的に問題１４ ・ なく動作が行われる。
発明の効果
以上、実施例の説明で述べたように、本発明によれば、
第１のサンプル・ホールド回路の出力を上位ビット用Ａ
／ Ｄコンバータに加えると共に第２のサンプル・ホ
ールド回路に加えて、第２のサンプル・ホールド回路で
、上位ビット用ム／Ｄコンバータ→Ｄ／ムコンバータに
よる再生信ｆのタイミングの遅れを補償することが極め
て容易に実演でき、かつ、その位相を完全に一致させる
ことが可能となる。しかもサンプル・ホールド回路はモ
ノリシックＩＣ化が簡単で、Ａ／Ｄコンバータ全体が１
チツプＩＣとして実現できるために、高精度、高速のム
／Ｄコンバータを低価格かつ、低消費電力で製作するこ
とが容易となるという効果を有する。
第１のサンプル・ホールド回路の出力を上位ビット用Ａ
／ Ｄコンバータに加えると共に第２のサンプル・ホ
ールド回路に加えて、第２のサンプル・ホールド回路で
、上位ビット用ム／Ｄコンバータ→Ｄ／ムコンバータに
よる再生信ｆのタイミングの遅れを補償することが極め
て容易に実演でき、かつ、その位相を完全に一致させる
ことが可能となる。しかもサンプル・ホールド回路はモ
ノリシックＩＣ化が簡単で、Ａ／Ｄコンバータ全体が１
チツプＩＣとして実現できるために、高精度、高速のム
／Ｄコンバータを低価格かつ、低消費電力で製作するこ
とが容易となるという効果を有する。
第１図、第２図は従来の直並列型Ａ ／ Ｄコンバータ
の基本的構成を示すブロック図、第３図は本発明の第１
の実施例のム／Ｄコンバータの基本的１５７ ・ 構成を示すブロック図、第４図Ａ、Ｈは本発明の第１お
よび第２の実施例のＡ／Ｄコンバータの動作を説明する
タイミングチャート、第５図は本発明の第２の実施例の
Ａ／Ｄコンバータの基本的構成を示すブロック図である
。 ２・・・・・・上位ビット用並列５Ａ／Ｄコンバータ、
４・・・・・・Ｄ／にコンバータ、６・・・・・・減算
回路、７・・・・・・下位ビット用並列型Ａ／Ｄコンバ
ータ、９・・・・・・第１のサンプル・ホールド回路、
１ｏ・・・・・・第２のサンプル・ホールド回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名瀝
味 第３図 １Ｕｌ１７ 第４図
の基本的構成を示すブロック図、第３図は本発明の第１
の実施例のム／Ｄコンバータの基本的１５７ ・ 構成を示すブロック図、第４図Ａ、Ｈは本発明の第１お
よび第２の実施例のＡ／Ｄコンバータの動作を説明する
タイミングチャート、第５図は本発明の第２の実施例の
Ａ／Ｄコンバータの基本的構成を示すブロック図である
。 ２・・・・・・上位ビット用並列５Ａ／Ｄコンバータ、
４・・・・・・Ｄ／にコンバータ、６・・・・・・減算
回路、７・・・・・・下位ビット用並列型Ａ／Ｄコンバ
ータ、９・・・・・・第１のサンプル・ホールド回路、
１ｏ・・・・・・第２のサンプル・ホールド回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名瀝
味 第３図 １Ｕｌ１７ 第４図
Claims (1)
- （１）第１のサンプル・ホールド回路によって標本化保
持されたアナログ信号を、上位ビットをＡ／Ｄ変換する
第１の並列型ム／Ｉ）コンバータと第２のサンプル・ホ
ールド回路に印加し、前記第１の並列型Ａ／Ｄコンバー
タの出力を上位ビット出力信号とすると共に、Ｄ／Ａコ
ンバータによって再びアナログ信号に戻し、前記第２の
サンプル・ホールド回路の出力信号と前記Ｄ／ムコンバ
ータの出力信号との間でアナログ減算を行い、前記アナ
ログ減算結果を第２の並列型Ａ／Ｄコンバータによって
下位ビットのム／Ｄ変換を行うことを特徴とするＡ／Ｄ
コンバータ。 し）第１のサンプル・ホールド回路のサンプリングパル
スの反転クロックを第１の並列型ム／Ｄコンバータの変
換クロック信号および第２のす２ ｔ・ ・ ンフル・ホールド回路のサンプリングパルスとすること
を特徴とする特許請求の範囲第１項に記載のム／Ｄコン
バータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083110A JPS59207733A (ja) | 1983-05-11 | 1983-05-11 | Ａ／ｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083110A JPS59207733A (ja) | 1983-05-11 | 1983-05-11 | Ａ／ｄコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207733A true JPS59207733A (ja) | 1984-11-24 |
Family
ID=13793057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083110A Pending JPS59207733A (ja) | 1983-05-11 | 1983-05-11 | Ａ／ｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257719A (ja) * | 1989-03-30 | 1990-10-18 | Canon Inc | アナログデジタル変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122114A (en) * | 1978-03-15 | 1979-09-21 | Kenkichi Tsukamoto | Signal processing method and device |
-
1983
- 1983-05-11 JP JP58083110A patent/JPS59207733A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122114A (en) * | 1978-03-15 | 1979-09-21 | Kenkichi Tsukamoto | Signal processing method and device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257719A (ja) * | 1989-03-30 | 1990-10-18 | Canon Inc | アナログデジタル変換器 |
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