JPH02260436A - Ｃｃｄレジスタおよびその製造方法 - Google Patents
Ｃｃｄレジスタおよびその製造方法Info
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- JPH02260436A JPH02260436A JP8016289A JP8016289A JPH02260436A JP H02260436 A JPH02260436 A JP H02260436A JP 8016289 A JP8016289 A JP 8016289A JP 8016289 A JP8016289 A JP 8016289A JP H02260436 A JPH02260436 A JP H02260436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＣＣＤレジスタおよびその製造方法に係り、
特に２相駆動型ＣＣＤレジスタにおいて第１層転送電極
端子と第２層転送電極端子との間の結合容量を小さくす
るように改善したものおよびその製造方法に関する。
特に２相駆動型ＣＣＤレジスタにおいて第１層転送電極
端子と第２層転送電極端子との間の結合容量を小さくす
るように改善したものおよびその製造方法に関する。
（従来の技術）
従来用いられている２相駆動型ＣＣＤレジスタの構造を
第４図および第５図を参照して説明する。
第４図および第５図を参照して説明する。
第５図は平面構造を、また第４図は第５図中のＡ−Ａ’
線に沿った断面構造をそれぞれ示したものである。
線に沿った断面構造をそれぞれ示したものである。
２相駆動型のＣＣＤレジスタにおいては、埋込みチャネ
ル構造が広く採用されている。また転送電極を形成する
ために、通常、２層ないしは３層のポリシリコン電極を
使用するがここでは２層のポリシリコン電極を採用した
ものにつき説明する。
ル構造が広く採用されている。また転送電極を形成する
ために、通常、２層ないしは３層のポリシリコン電極を
使用するがここでは２層のポリシリコン電極を採用した
ものにつき説明する。
一導電型半導体基板例えば、ｐ型シリコン基板１の所定
領域には埋込みチャネル２が形成されている。この埋込
みチャネル２にはｎ型不純物がドーピングされている。
領域には埋込みチャネル２が形成されている。この埋込
みチャネル２にはｎ型不純物がドーピングされている。
このようにして形成された半導体基板１の表面には、絶
縁膜６を介して第１層目のポリシリコン電極３−１〜３
−４が一定ピッチで配列され、さらにこれらの第１層目
のポリシリコン電極３−１〜３−４と端部が一部重なり
合う（オーバラップする）ように絶縁膜を介して第２層
目のポリシリコン電極４−１〜４−４か第１層目ポリシ
リコン電極間に配列されている。第１層ポリシリコン電
極の下の埋込み領域は電荷蓄積領域となる。
縁膜６を介して第１層目のポリシリコン電極３−１〜３
−４が一定ピッチで配列され、さらにこれらの第１層目
のポリシリコン電極３−１〜３−４と端部が一部重なり
合う（オーバラップする）ように絶縁膜を介して第２層
目のポリシリコン電極４−１〜４−４か第１層目ポリシ
リコン電極間に配列されている。第１層ポリシリコン電
極の下の埋込み領域は電荷蓄積領域となる。
また、第１層目のポリシリコン電極３−１〜３−４をマ
スクとして例えば、ボロンをイオン注入することにより
ｎ の障壁領域（バリア領域）５−１〜５−４が埋込み
チャネル２内に自己整合的に形成されている。
スクとして例えば、ボロンをイオン注入することにより
ｎ の障壁領域（バリア領域）５−１〜５−４が埋込み
チャネル２内に自己整合的に形成されている。
これらの第１層目及び第２層目のポリシリコン電極を被
うようにゲート並びに層間絶縁膜６が形成される。第１
層目のポリシリコン電極と第２層目のポリシリコン電極
すなわち、３−１と４−１．３−２と４−２．３−３と
４−３．３−４と４−４とはそれぞれ共通接続され、駆
動パルスが供給される。
うようにゲート並びに層間絶縁膜６が形成される。第１
層目のポリシリコン電極と第２層目のポリシリコン電極
すなわち、３−１と４−１．３−２と４−２．３−３と
４−３．３−４と４−４とはそれぞれ共通接続され、駆
動パルスが供給される。
この際、第１相の駆動パルスは電極３−１゜４−１．３
−３．４−３に、第２相のパルスは電極３−２．４−２
．３−４．４−４にそれぞれ印加される。
−３．４−３に、第２相のパルスは電極３−２．４−２
．３−４．４−４にそれぞれ印加される。
なお、電荷転送に関与しない部分すなわち、電荷の障壁
領域と蓄積領域以外の部分は第５図に示すように選択酸
化法の一種であるＬＯＧＯ８技術を用いて素子分離用の
フィールド領域８９となっている。そして、図示はされ
ていないが、電極３−１と４−１．３−２と４−２．３
−３と４−３．３−４と４−４とはそれぞれフィールド
領域９上で共通結線されている。
領域と蓄積領域以外の部分は第５図に示すように選択酸
化法の一種であるＬＯＧＯ８技術を用いて素子分離用の
フィールド領域８９となっている。そして、図示はされ
ていないが、電極３−１と４−１．３−２と４−２．３
−３と４−３．３−４と４−４とはそれぞれフィールド
領域９上で共通結線されている。
第６図は第５図のＢ−Ｂ’線で切断した部分の断面構造
を示した図である。フィールド領域８゜９の下層にはチ
ャネルストップ領域１０が設けられている。
を示した図である。フィールド領域８゜９の下層にはチ
ャネルストップ領域１０が設けられている。
また、バリア領域５−２は第１層目のポリシリコン電極
３−１〜３−４をマスクとしてイオン注入により形成す
るため、第２層目のポリシリコン電極４−２の下全面に
入っている。
３−１〜３−４をマスクとしてイオン注入により形成す
るため、第２層目のポリシリコン電極４−２の下全面に
入っている。
なお、このような構造における電荷転送動作は周知であ
るためのその説明は省略する。
るためのその説明は省略する。
（発明が解決しようとする課題）
以上説明した従来の構造では、障壁部を構成する第２層
目のポリシリコン電極とこの第２層目のポリシリコン電
極に対して逆相のパルスが印加される１層目のポリシリ
コン電極とのオーバラップが第５図にＷとして示される
埋込みチャネルの幅（転送方向と直交する方向の長さ）
以上にわたって形成されるため、外部端子からみた第１
層転送電極端子と第２層転送電極端子との間の結合容量
が不必要に大きくなるという問題点があった。
目のポリシリコン電極とこの第２層目のポリシリコン電
極に対して逆相のパルスが印加される１層目のポリシリ
コン電極とのオーバラップが第５図にＷとして示される
埋込みチャネルの幅（転送方向と直交する方向の長さ）
以上にわたって形成されるため、外部端子からみた第１
層転送電極端子と第２層転送電極端子との間の結合容量
が不必要に大きくなるという問題点があった。
いま、隣接する２つの電極について考えると第１相電極
で０１、第２相電極で０２、障壁部でＣ３の容量を持っ
ているとすると、第１相側ドライバから見た負荷はＣ＋
２０３、第２相側ドライバから見た負荷はＣ２＋２０３
となる。これは第１相と第２相が逆相であるために起る
現象である。したがって、障壁部での容量を減少させる
ことがドライバの負担を減少させる上で重要となる。
で０１、第２相電極で０２、障壁部でＣ３の容量を持っ
ているとすると、第１相側ドライバから見た負荷はＣ＋
２０３、第２相側ドライバから見た負荷はＣ２＋２０３
となる。これは第１相と第２相が逆相であるために起る
現象である。したがって、障壁部での容量を減少させる
ことがドライバの負担を減少させる上で重要となる。
本発明は上記問題点を解消するためになされたもので、
転送電極間の結合容量を低減させた２相駆動ＣＣＤレジ
スタの製造方法を提供することを目的とする。
転送電極間の結合容量を低減させた２相駆動ＣＣＤレジ
スタの製造方法を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために本発明にかかるＣＣＤレジス
タは一導電型半導体基板の表面部に形成された逆導電型
の埋込みチャネル領域上に電荷転送方向に交互に隣接す
る第１層及び第２層の転送電極が絶縁膜を介してその一
部がオーバラップするように形成され、転送される電荷
の障壁領域と蓄積領域とが前記埋込みチャネル内に形成
された２層駆動のＣＣＤレジスタにおいて、第２層の転
送電極の前記障壁電極を画成する部分の幅が前記埋込み
チャネル領域の幅より狭く形成され、かつ前記第１層お
よび第２層の転送電極をマスクとして自己整合的に前記
埋込みチャネル内に形成された一導電型の障壁領域を備
えたことを特徴とする。 また、本発明にがかるＣＣＤ
レジスタの製造方法は一導電型半導体基板の表面部に逆
導電型の埋込みチャネル領域を形成する工程と、この埋
込みチャネル領域上に第１層の転送電極を絶縁膜を介し
て形成する工程と、この第１層の転送電極上でその一部
がオーバラップし、かつ前記第１層の転送電極間におけ
る幅が前記埋込みチャネル領域の幅より狭く形成された
第２層の転送電極を絶縁膜を介して形成する工程と、第
１層および第２層の転送電極をマスクとして自己整合的
に前記埋込みチャネル内に一導電型領域を形成する工程
とを備えたことを特徴とする。
タは一導電型半導体基板の表面部に形成された逆導電型
の埋込みチャネル領域上に電荷転送方向に交互に隣接す
る第１層及び第２層の転送電極が絶縁膜を介してその一
部がオーバラップするように形成され、転送される電荷
の障壁領域と蓄積領域とが前記埋込みチャネル内に形成
された２層駆動のＣＣＤレジスタにおいて、第２層の転
送電極の前記障壁電極を画成する部分の幅が前記埋込み
チャネル領域の幅より狭く形成され、かつ前記第１層お
よび第２層の転送電極をマスクとして自己整合的に前記
埋込みチャネル内に形成された一導電型の障壁領域を備
えたことを特徴とする。 また、本発明にがかるＣＣＤ
レジスタの製造方法は一導電型半導体基板の表面部に逆
導電型の埋込みチャネル領域を形成する工程と、この埋
込みチャネル領域上に第１層の転送電極を絶縁膜を介し
て形成する工程と、この第１層の転送電極上でその一部
がオーバラップし、かつ前記第１層の転送電極間におけ
る幅が前記埋込みチャネル領域の幅より狭く形成された
第２層の転送電極を絶縁膜を介して形成する工程と、第
１層および第２層の転送電極をマスクとして自己整合的
に前記埋込みチャネル内に一導電型領域を形成する工程
とを備えたことを特徴とする。
（作 用）
転送電極に覆われていない埋込みチャネル部の電位はチ
ャネルストップ層を形成するように高濃度のイオンが打
ち込まれているため極めて小さく、実質的に零電位とな
る。このため転送電極に覆われた埋込みチャネルの領域
のみが電荷転送に寄与するチャネルとなる。
ャネルストップ層を形成するように高濃度のイオンが打
ち込まれているため極めて小さく、実質的に零電位とな
る。このため転送電極に覆われた埋込みチャネルの領域
のみが電荷転送に寄与するチャネルとなる。
一方、一定量の電荷を転送するに際して２相駆動ＣＣＤ
レジスタの蓄積部は所定の電極幅のもとて一定のチャネ
ル幅（Ｗ）を確保しなければならないが、障壁部でのチ
ャネル幅は特に高速、多段の動作を問題にしないかぎり
同一幅Ｗを確保する必要はない。したがってこの障壁部
でのチャネル幅を不必要に大きくする必要はない。した
がって障壁領域を形成する第２層目の転送電極を埋込み
チャネル幅よりも小さく形成することが可能であり、こ
のことにより、転送電極間の結合容量を低減させ、ドラ
イバの負担を軽減させることができる。
レジスタの蓄積部は所定の電極幅のもとて一定のチャネ
ル幅（Ｗ）を確保しなければならないが、障壁部でのチ
ャネル幅は特に高速、多段の動作を問題にしないかぎり
同一幅Ｗを確保する必要はない。したがってこの障壁部
でのチャネル幅を不必要に大きくする必要はない。した
がって障壁領域を形成する第２層目の転送電極を埋込み
チャネル幅よりも小さく形成することが可能であり、こ
のことにより、転送電極間の結合容量を低減させ、ドラ
イバの負担を軽減させることができる。
（実施例）
以下本発明の一実施例を図面を参照して詳細に説明する
。
。
第１図は、本発明の製造方法に従って作成されたＣＣＤ
レジスタの平面構造を示す図である。
レジスタの平面構造を示す図である。
また第２図は、第１図のｃ−ｃ’線に沿って切断した部
分の断面構造を示したものである。一導電型半導体基板
例えば、ｐ型シリコン１１の表面にはｎ型の埋込みチャ
ネル１２が形成されている。
分の断面構造を示したものである。一導電型半導体基板
例えば、ｐ型シリコン１１の表面にはｎ型の埋込みチャ
ネル１２が形成されている。
１３−１〜１３−４は第１層目の転送電極をなすポリシ
リコン電極であり埋込みチャネルの上方に絶縁膜を介し
て形成されている。また、１４−１〜１４−４は第２層
目の転送電極をなすポリシリコン電極であり、第１層ポ
リシリコン電極上および第１層ポリシリコン電極間に絶
縁膜を介して形成されている。また、１６はゲートなら
びに層間絶縁膜である。さらに１７．１８は、素子分離
のために選択酸化法の一種であるＬＯＧＯ８技術により
形成されたフィールド領域である。このフィールド領域
Ｘ７．１８の下層にはチャネルストップ領域１９．２０
が形成されている。
リコン電極であり埋込みチャネルの上方に絶縁膜を介し
て形成されている。また、１４−１〜１４−４は第２層
目の転送電極をなすポリシリコン電極であり、第１層ポ
リシリコン電極上および第１層ポリシリコン電極間に絶
縁膜を介して形成されている。また、１６はゲートなら
びに層間絶縁膜である。さらに１７．１８は、素子分離
のために選択酸化法の一種であるＬＯＧＯ８技術により
形成されたフィールド領域である。このフィールド領域
Ｘ７．１８の下層にはチャネルストップ領域１９．２０
が形成されている。
第１層目及び第２層目のポリシリコン電極で覆われてい
ない領域２１−１〜２１−４．２２−１〜２２−４は第
１層目、第２層目のポリシリコン電極のバターニング後
にこれらをマスクにして自己整合的にイオン注入により
形成されたｎ のチャネルストップ領域であり、通常は
ボロンをイオン注入することにより形成される。電極１
３−１と１４−１．１３−２と１４−２．１３−３と１
４−３．１３−４と１４−４はそれぞれフィールド領域
１８上で共通結線されている（図示せず）。
ない領域２１−１〜２１−４．２２−１〜２２−４は第
１層目、第２層目のポリシリコン電極のバターニング後
にこれらをマスクにして自己整合的にイオン注入により
形成されたｎ のチャネルストップ領域であり、通常は
ボロンをイオン注入することにより形成される。電極１
３−１と１４−１．１３−２と１４−２．１３−３と１
４−３．１３−４と１４−４はそれぞれフィールド領域
１８上で共通結線されている（図示せず）。
本発明では、２層駆動ＣＣＤレジスタに必要な障壁部の
電位段差を、第１層目のシリコン電極下のチャネル幅Ｗ
に対して狭く設定し、いわゆる、ナローチャネル効果に
よって段差設定を行なっている。ここでナローチャネル
効果とは、チャネル幅が狭くなることにより電極下の電
位の深さが浅くなる現象をいう。
電位段差を、第１層目のシリコン電極下のチャネル幅Ｗ
に対して狭く設定し、いわゆる、ナローチャネル効果に
よって段差設定を行なっている。ここでナローチャネル
効果とは、チャネル幅が狭くなることにより電極下の電
位の深さが浅くなる現象をいう。
第１図にａで示す幅が障壁部の電位段差を決定する。こ
の幅ａを埋込みチャネルの幅Ｗよりも狭くなるように設
定する。
の幅ａを埋込みチャネルの幅Ｗよりも狭くなるように設
定する。
本発明では第１層目と第２層目のポリシリコン電極をバ
ターニングした後にこれらをマスクとしてチャネルスト
ップ領域を形成するような構造を採用しているため、従
来のＣＣＤレジスタで必要であった障壁領域形成のため
のイオン注入−］二程を省略することができる。
ターニングした後にこれらをマスクとしてチャネルスト
ップ領域を形成するような構造を採用しているため、従
来のＣＣＤレジスタで必要であった障壁領域形成のため
のイオン注入−］二程を省略することができる。
第３図は第２図に示す断面構造の電位分布を小したもの
で、電荷転送に寄りするチャネル部分は障壁部では電極
１４−２で示される第２層目のポリシリコン電極下のみ
に限定される。そして印加パルスのハイ、ローに応じて
第３図に示すようにポテンシャルが変化する。また自己
整合的に形成されるチャネルストップ領域２１２．２２
−２は実質的に電位が零となり電荷転送には関与せずチ
ャネルの幅を規定している。
で、電荷転送に寄りするチャネル部分は障壁部では電極
１４−２で示される第２層目のポリシリコン電極下のみ
に限定される。そして印加パルスのハイ、ローに応じて
第３図に示すようにポテンシャルが変化する。また自己
整合的に形成されるチャネルストップ領域２１２．２２
−２は実質的に電位が零となり電荷転送には関与せずチ
ャネルの幅を規定している。
そして前述した結合容量の式でＣ，−２００ｐ ＦＳＣ
＝２００ ｐ ＦｌＣａ −１００ｐ Ｆとし、本発明
によりＣ’、−２０ｐＦとなったとすればドライバから
見た負荷容量は４００ｐＦから２４０ｐＦに減少するこ
とになる。
＝２００ ｐ ＦｌＣａ −１００ｐ Ｆとし、本発明
によりＣ’、−２０ｐＦとなったとすればドライバから
見た負荷容量は４００ｐＦから２４０ｐＦに減少するこ
とになる。
なお以上説明１．た実施例では、２層ＣＣＤレジスタと
しての動作上必要な段差をいわゆるナローチャネル効果
を利用して形成しているが、この効果だけでは段差が十
分でない場合には第１層目ポリシリコン電極形成後にこ
れをマスクとして自己整合的に障壁領域形成用のイオン
注入を施すことも可能である。
しての動作上必要な段差をいわゆるナローチャネル効果
を利用して形成しているが、この効果だけでは段差が十
分でない場合には第１層目ポリシリコン電極形成後にこ
れをマスクとして自己整合的に障壁領域形成用のイオン
注入を施すことも可能である。
さらに本実施例は３層以上のポリシリコン電極構造の場
合にも同様に実施することが可能である。
合にも同様に実施することが可能である。
〔発明の効果よ
以上実施例に基づいて詳細に説明したように、本発明で
は、第２層の転送電極をその幅が埋込みチャネル領域の
幅より小さくなるように形成しているため、第１層の転
送電極との間のオーバラップ分が小さくなった分だけ結
合容量を小さくすることができドライバの負担を軽減で
きる。
は、第２層の転送電極をその幅が埋込みチャネル領域の
幅より小さくなるように形成しているため、第１層の転
送電極との間のオーバラップ分が小さくなった分だけ結
合容量を小さくすることができドライバの負担を軽減で
きる。
第１図は、本発明の製造方法を用いて形成されＣＣＤレ
ジスタの平面図、第２図は、第１図のｃ−ｃ’線に沿っ
て切断した部分の断面図、第３図構造のは、第２図に示
す構造のポテンシャル図、第４図は従来の２層駆動ＣＣ
Ｄレジスタの構造を示す平面図、第５図、第６図は第４
図のＣＣＤレジスタの断面図である。 １１・・・一導電型半導体基板、１２・・・埋込みチャ
ネル、１３−１〜１３−４・・・１層目のポリシリコン
電極、１４−１〜１４−４・・・２層目のポリシリコン
電極、２１−１〜２１−４．２２−１〜２２−４・・・
チャネルストップ領域。 出願人代理人 佐 藤 −雄 第４図 第６図 手 続 補 正 書 （方式） 発明の名称 ＣＣＤレジスタおよびその製造方法 補正をする者 事件との関係
ジスタの平面図、第２図は、第１図のｃ−ｃ’線に沿っ
て切断した部分の断面図、第３図構造のは、第２図に示
す構造のポテンシャル図、第４図は従来の２層駆動ＣＣ
Ｄレジスタの構造を示す平面図、第５図、第６図は第４
図のＣＣＤレジスタの断面図である。 １１・・・一導電型半導体基板、１２・・・埋込みチャ
ネル、１３−１〜１３−４・・・１層目のポリシリコン
電極、１４−１〜１４−４・・・２層目のポリシリコン
電極、２１−１〜２１−４．２２−１〜２２−４・・・
チャネルストップ領域。 出願人代理人 佐 藤 −雄 第４図 第６図 手 続 補 正 書 （方式） 発明の名称 ＣＣＤレジスタおよびその製造方法 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板の表面部に形成された逆導電型
の埋込みチャネル領域上に電荷転送方向に交互に隣接す
る第１層及び第２層の転送電極が絶縁膜を介してその一
部がオーバラップするように形成され、転送される電荷
の障壁領域と蓄積領域とが前記埋込みチャネル内に形成
された２層駆動のＣＣＤレジスタにおいて、 前記第２層の転送電極の前記障壁電極を画成する部分の
幅が前記埋込みチャネル領域の幅より狭く形成され、か
つ前記第１層および第２層の転送電極をマスクとして自
己整合的に前記埋込みチャネル内に形成された一導電型
の障壁領域を備えたことを特徴とするＣＣＤレジスタ。 ２、一導電型半導体基板の表面部に逆導電型の埋込みチ
ャネル領域を形成する工程と、 この埋込みチャネル領域上に第１層の転送電極を絶縁膜
を介して形成する工程と、 この第１層の転送電極上でその一部がオーバラップし、
かつ前記第１層の転送電極間における幅が前記埋込みチ
ャネル領域の幅より狭く形成された第２層の転送電極を
絶縁膜を介して形成する工程と、 前記第１層および第２層の転送電極をマスクとして自己
整合的に前記埋込みチャネル内に一導電型領域を形成す
る工程とを備えたＣＣＤレジスタの製造方法。 ３、一導電型半導体基板の表面部に逆導電型の埋込みチ
ャネル領域を形成する工程と、 この埋込みチャネル領域上に第１層の転送電極を絶縁膜
を介して形成する工程と、 この第１層の転送電極をマスクとして前記埋込みチャネ
ル領域内に一導電型の障壁領域を自己整合的に形成する
工程と、 前記第１層の転送電極上でその一部がオーバラップし、
かつ前記第１層の転送電極間における幅が前記埋込みチ
ャネル領域の幅より狭く形成された第２層の転送電極を
絶縁膜を介して形成する工程と、 前記第１層および第２層の転送電極をマスクとして自己
整合的に前記埋込みチャネル内に一導電型の障壁領域を
形成する工程とを備えたＣＣＤレジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016289A JPH02260436A (ja) | 1989-03-30 | 1989-03-30 | Ｃｃｄレジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016289A JPH02260436A (ja) | 1989-03-30 | 1989-03-30 | Ｃｃｄレジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260436A true JPH02260436A (ja) | 1990-10-23 |
Family
ID=13710619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016289A Pending JPH02260436A (ja) | 1989-03-30 | 1989-03-30 | Ｃｃｄレジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203103A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 電荷結合装置及び固体撮像装置 |
-
1989
- 1989-03-30 JP JP8016289A patent/JPH02260436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203103A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 電荷結合装置及び固体撮像装置 |
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