JPH02260462A - 薄膜メモリ素子 - Google Patents
薄膜メモリ素子Info
- Publication number
- JPH02260462A JPH02260462A JP1078390A JP7839089A JPH02260462A JP H02260462 A JPH02260462 A JP H02260462A JP 1078390 A JP1078390 A JP 1078390A JP 7839089 A JP7839089 A JP 7839089A JP H02260462 A JPH02260462 A JP H02260462A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- memory
- film
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的に書込み／読出し／消去可能な薄膜メ
モリ素子に関するものである。
モリ素子に関するものである。
最近、電気的に書込み／読出し／消去可能なメモリ素子
として、薄膜トランジスタを利用した薄膜メモリ素子が
開発されている。
として、薄膜トランジスタを利用した薄膜メモリ素子が
開発されている。
第５図は従来の薄膜メモリ素子を示したもので、ここで
は逆スタガー型の薄膜トランジスタを利用したものを示
している。この薄膜メモリ素子は、ガラス等からなる絶
縁基板ｌ上にメモリ効果をもつ逆スタガー型薄膜トラン
ジスタを形成したもので、この逆スタガー型薄膜トラン
ジスタは、上記絶縁基板１上に形成されたゲート電極２
と、このゲート電極２の上に基板１のほぼ全面にわたっ
て形成された５ＩＮ（窒化シリコン）からなるゲート絶
縁膜３と、このゲート絶縁ＪＩＩ３の上に前記ゲート電
極２と対向させて形成されたｉ ＩＭ ａ −Ｓ ｌ（
アモルファス・シリコン）からなる半導体層４と、この
半導体層４の上にｎ型ａ−８１層５を介して形成された
ソース電極６およびドレイン電極７とからなっている。
は逆スタガー型の薄膜トランジスタを利用したものを示
している。この薄膜メモリ素子は、ガラス等からなる絶
縁基板ｌ上にメモリ効果をもつ逆スタガー型薄膜トラン
ジスタを形成したもので、この逆スタガー型薄膜トラン
ジスタは、上記絶縁基板１上に形成されたゲート電極２
と、このゲート電極２の上に基板１のほぼ全面にわたっ
て形成された５ＩＮ（窒化シリコン）からなるゲート絶
縁膜３と、このゲート絶縁ＪＩＩ３の上に前記ゲート電
極２と対向させて形成されたｉ ＩＭ ａ −Ｓ ｌ（
アモルファス・シリコン）からなる半導体層４と、この
半導体層４の上にｎ型ａ−８１層５を介して形成された
ソース電極６およびドレイン電極７とからなっている。
なお、上記ゲート電極２とソース、ドレイン電極６，７
はそれぞれ因示しない配線につながっている。そして、
前記ゲート絶縁膜３は、上記薄膜トランジスタにメモリ
効果をもたせるために、電荷蓄積機能をもつ絶縁膜とさ
れており、このゲート絶縁１１Ｉ３は、メモリ効果をも
たない通常の薄膜トランジスタのゲート絶縁膜（シリコ
ン原子Ｓｌと窒素原子Ｎとの組成比Ｓｔ／Ｎを化学量論
比［ＳＩ ／Ｎ−０゜７５］に近くした電荷蓄積機能を
もたないＳｉＮ膜）よりもＳｌの量を大きくしたＳＩ
ＮＭ （Ｓｉ ／Ｎ−０，８５〜１．１５のＳｉＮ膜）
からなっている。
はそれぞれ因示しない配線につながっている。そして、
前記ゲート絶縁膜３は、上記薄膜トランジスタにメモリ
効果をもたせるために、電荷蓄積機能をもつ絶縁膜とさ
れており、このゲート絶縁１１Ｉ３は、メモリ効果をも
たない通常の薄膜トランジスタのゲート絶縁膜（シリコ
ン原子Ｓｌと窒素原子Ｎとの組成比Ｓｔ／Ｎを化学量論
比［ＳＩ ／Ｎ−０゜７５］に近くした電荷蓄積機能を
もたないＳｉＮ膜）よりもＳｌの量を大きくしたＳＩ
ＮＭ （Ｓｉ ／Ｎ−０，８５〜１．１５のＳｉＮ膜）
からなっている。
この薄膜メモリ素子は、そのゲート電圧−ドレイン電流
（ソース・ドレイン間に流れる電流）特性にシステリシ
ス性があり、本気的に書込み／読出１２．／消去が可能
なメモリ効果をもっている。
（ソース・ドレイン間に流れる電流）特性にシステリシ
ス性があり、本気的に書込み／読出１２．／消去が可能
なメモリ効果をもっている。
しかしながら、上記従来の薄膜メモリ素子は、そのゲー
・ト絶縁膜３をＳｉ／Ｎ＝０．８５〜１．１５のＳｉＮ
膜で形成したものであるため、ゲート電極２とソース、
ドレイン電極６．７間のリーク電流が大きく、またメー
モリ特性も悪いという問題をもっていた。
・ト絶縁膜３をＳｉ／Ｎ＝０．８５〜１．１５のＳｉＮ
膜で形成したものであるため、ゲート電極２とソース、
ドレイン電極６．７間のリーク電流が大きく、またメー
モリ特性も悪いという問題をもっていた。
これは、Ｓｌ ／Ｎ−０，８５〜１．１５のＳｉＮ膜は
、Ｓｌ／Ｎの比が化学量論比（Ｓｌ ／Ｎ−０，７５）
のＳｉＮ膜に比べて電気抵抗が低いためであり、したが
って上記従来の薄膜メ壬り素子では、ゲ〜・ト電極２と
ソース、ドレイン電極６．７間に大きなリーク電流が流
れる１−１、また、半導体層４側から注入されてゲート
絶縁膜（ＳＩ Ｎｆｉ） ３にトラップされた電荷がゲ
ート電極２側に放出されてしまうために、ヒステリシス
幅が小さくて、十分なメモリ特性を得ることができなか
った。
、Ｓｌ／Ｎの比が化学量論比（Ｓｌ ／Ｎ−０，７５）
のＳｉＮ膜に比べて電気抵抗が低いためであり、したが
って上記従来の薄膜メ壬り素子では、ゲ〜・ト電極２と
ソース、ドレイン電極６．７間に大きなリーク電流が流
れる１−１、また、半導体層４側から注入されてゲート
絶縁膜（ＳＩ Ｎｆｉ） ３にトラップされた電荷がゲ
ート電極２側に放出されてしまうために、ヒステリシス
幅が小さくて、十分なメモリ特性を得ることができなか
った。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲート電極とソース
、ドレイン電極間のリークｒｔＳ流を小さくするととも
に、ヒステリシス幅を大きくしてメモリ特性を向上させ
た薄膜メモリ素子を提供することにある。
あって、その目的とするところは、ゲート電極とソース
、ドレイン電極間のリークｒｔＳ流を小さくするととも
に、ヒステリシス幅を大きくしてメモリ特性を向上させ
た薄膜メモリ素子を提供することにある。
本発明の薄膜メモリ素子は、ゲート電極とゲート絶縁膜
と半導体層とソースおよびドレイン電極とを積層してな
り、かつ前記ゲート絶縁膜は二層膜とするとともに、そ
のゲート電極側の絶縁膜を電荷＃ｉ積機能をもたない非
メモリ絶縁膜とし、半導体層側の絶縁膜を電荷蓄積機能
をもつメモリ絶縁膜としたものである。
と半導体層とソースおよびドレイン電極とを積層してな
り、かつ前記ゲート絶縁膜は二層膜とするとともに、そ
のゲート電極側の絶縁膜を電荷＃ｉ積機能をもたない非
メモリ絶縁膜とし、半導体層側の絶縁膜を電荷蓄積機能
をもつメモリ絶縁膜としたものである。
上記非メモリ絶縁膜はメモリ絶縁膜よりも厚膜とするの
が望ましい。
が望ましい。
すなわち、本発明の薄膜メモリ素子は、そのゲート絶縁
膜を上記のような二層膜とすることによって、電荷蓄積
機能をもつメモリ絶縁膜とゲート電極との１ｕ１に、電
荷蓄積機能をもたない高抵抗の非メモリ絶縁膜を介在さ
せたものであり、この薄膜メモリ素子によれば、ゲート
電極とソース、ドレイン電極間のリーク電流を小さくす
ることができるし、また前記メモリ絶縁膜にトラップさ
れた電荷のゲート電極側への放出を上記非メモリ絶縁膜
によって防ぐことができるから、ヒステリシス幅を大き
くしてメモリ特性を向上させることができる。
膜を上記のような二層膜とすることによって、電荷蓄積
機能をもつメモリ絶縁膜とゲート電極との１ｕ１に、電
荷蓄積機能をもたない高抵抗の非メモリ絶縁膜を介在さ
せたものであり、この薄膜メモリ素子によれば、ゲート
電極とソース、ドレイン電極間のリーク電流を小さくす
ることができるし、また前記メモリ絶縁膜にトラップさ
れた電荷のゲート電極側への放出を上記非メモリ絶縁膜
によって防ぐことができるから、ヒステリシス幅を大き
くしてメモリ特性を向上させることができる。
また、この薄膜メモリ素子において、上記非メモリ絶縁
膜をメモリ絶縁膜よりも厚膜とすれば、リーク′Ｒｓ′
ａをより小さ（するとともに、ビステリシス幅をより大
きくすることができる。
膜をメモリ絶縁膜よりも厚膜とすれば、リーク′Ｒｓ′
ａをより小さ（するとともに、ビステリシス幅をより大
きくすることができる。
以下、本発明の一実施例を第１図〜第３図を参照して説
明する。
明する。
第１図は本実施例の薄膜メモリ素子の断面を示したもの
で、ここでは逆スタガー型の薄膜トランジスタを利用し
た薄膜メモリ素子を示している。
で、ここでは逆スタガー型の薄膜トランジスタを利用し
た薄膜メモリ素子を示している。
この薄膜メモリ素子は、ガラス等からなる絶縁基板１１
上にメモリ効果をもつ逆スタガー型薄膜トランジスタを
形成したもので、この逆スタガー型薄膜トランジスタは
、上記絶縁基板ｌｌ上に形成されたゲート電極１２と、
このゲート電極１２の上に基板１１のほぼ全面にわたっ
て形成されたＳＩＮからなるゲート絶縁膜１３と、この
ゲート絶縁膜１３の上に前記ゲート電極１２と対向させ
て形成された１型ａ−３ｔからなる半導体層１４と、こ
の半導体層１４の上にｎ型ａ−８Ｉ層１５を介して形成
されたソース電極１６およびドレイン電極１７とからな
っている。なお、上記ゲート電極１２とソース、ドレイ
ン電極１６．１７はそれぞれ図示しない配線につながっ
ている０そして１前記ゲート絶縁８１３は、ゲート電極
１２側盛こ電荷蓄積機能をもたない非メモリ絶縁膜（シ
リコン原子Ｓｔと窒素原子Ｎとの組成比Ｓ１／Ｎを化学
量論比ＥＳ量／Ｎ−０，７５１に近くしたＳｉＮ膜）１
３ａを形成し、半導体層１４側に電荷蓄積機能をもつメ
モリ絶縁膜（Ｓ１／Ｎ−０，８５〜１．１５のＳｉＮ膜
）１３ｂを形成した二層膜とされており、また上記非メ
モリ絶縁膜１３ａの膜厚は２０００人、上記メモリ絶縁
膜１３ｂの膜厚は１００人とされている。
上にメモリ効果をもつ逆スタガー型薄膜トランジスタを
形成したもので、この逆スタガー型薄膜トランジスタは
、上記絶縁基板ｌｌ上に形成されたゲート電極１２と、
このゲート電極１２の上に基板１１のほぼ全面にわたっ
て形成されたＳＩＮからなるゲート絶縁膜１３と、この
ゲート絶縁膜１３の上に前記ゲート電極１２と対向させ
て形成された１型ａ−３ｔからなる半導体層１４と、こ
の半導体層１４の上にｎ型ａ−８Ｉ層１５を介して形成
されたソース電極１６およびドレイン電極１７とからな
っている。なお、上記ゲート電極１２とソース、ドレイ
ン電極１６．１７はそれぞれ図示しない配線につながっ
ている０そして１前記ゲート絶縁８１３は、ゲート電極
１２側盛こ電荷蓄積機能をもたない非メモリ絶縁膜（シ
リコン原子Ｓｔと窒素原子Ｎとの組成比Ｓ１／Ｎを化学
量論比ＥＳ量／Ｎ−０，７５１に近くしたＳｉＮ膜）１
３ａを形成し、半導体層１４側に電荷蓄積機能をもつメ
モリ絶縁膜（Ｓ１／Ｎ−０，８５〜１．１５のＳｉＮ膜
）１３ｂを形成した二層膜とされており、また上記非メ
モリ絶縁膜１３ａの膜厚は２０００人、上記メモリ絶縁
膜１３ｂの膜厚は１００人とされている。
この薄膜メモリ素子は次のようにして製造することがで
きる。まず、前記絶縁基板１１の上にＣｒ （クロム
）等の金属膜を１０００人の厚さに膜付けし、これをバ
ターニングしてゲート電極１２を形成する。次に、その
上に基板１１の全面にわたって、非メモリ絶縁膜１３ａ
とメモリ絶縁膜１３ｂを順次上記膜厚に堆積させ、さら
にその上にｌ型ａ−８ｌ半導体層１４とｎ型ａ−５１層
１５を順次堆積させる。なお、上記ｉ型ａ−８１半導体
層１４は１５００人に厚さに形成し、ｎＷｌａ−８１層
１５は２５０人の厚さに形成する。上記非メモリ絶ａｌ
ｌ！１３ａからｎ型ａ−Ｓｉ層１５までの堆積は、プラ
ズマＣＶＤ法により連続して行なう。すなわち、非メモ
リ絶縁膜１３ａの堆積は、その主成分ガスである５ＩＨ
４とＮＨ３の流量比を、基板１１上に堆積する５ＩＮＩ
ＩＩのＳｌ／Ｎの値が化学量論比（Ｓｌ ／Ｎ−０，７
５）に近くなるように選んで行ない、メモリ絶縁膜１３
ｂの堆積は、上記５ＩＨ４とＮＨ，の流量比を、堆積す
るＳｉＮ膜のＳＬ／Ｈの値が（Ｓｌ ／Ｎ−０，８５〜
１．１５）になるように選んで行なう。また、上記ｉ型
ａ−Ｓ１半導体層１４は、主成分ガスを５ＩＨ４に切換
えて堆積させ、ｎＷａ−Ｓｉ層１５は上記ＳｉＨ４にｎ
’Ｊ１不順物ガスであるＰＨ３を所定の流量比で混入し
て堆積させる。次に、上記ｎ型ａ−Ｓ１層１５の上にＣ
「等の金属膜をスパッタリング法等によって５００人の
厚さに堆積させ、この金属膜を１＜ターニングしてソー
ス、ドレイン電極１６．１７を形成するとともに、その
下の上記ｎ型ａ−３１層１５をソース、ドレイン電極１
６．１７の下の部分を除いて除去し、さらにｉ １１１
ａ −Ｓ １半導体層１４を素子形状にバターニングし
て薄膜メモリ素子を完成する。
きる。まず、前記絶縁基板１１の上にＣｒ （クロム
）等の金属膜を１０００人の厚さに膜付けし、これをバ
ターニングしてゲート電極１２を形成する。次に、その
上に基板１１の全面にわたって、非メモリ絶縁膜１３ａ
とメモリ絶縁膜１３ｂを順次上記膜厚に堆積させ、さら
にその上にｌ型ａ−８ｌ半導体層１４とｎ型ａ−５１層
１５を順次堆積させる。なお、上記ｉ型ａ−８１半導体
層１４は１５００人に厚さに形成し、ｎＷｌａ−８１層
１５は２５０人の厚さに形成する。上記非メモリ絶ａｌ
ｌ！１３ａからｎ型ａ−Ｓｉ層１５までの堆積は、プラ
ズマＣＶＤ法により連続して行なう。すなわち、非メモ
リ絶縁膜１３ａの堆積は、その主成分ガスである５ＩＨ
４とＮＨ３の流量比を、基板１１上に堆積する５ＩＮＩ
ＩＩのＳｌ／Ｎの値が化学量論比（Ｓｌ ／Ｎ−０，７
５）に近くなるように選んで行ない、メモリ絶縁膜１３
ｂの堆積は、上記５ＩＨ４とＮＨ，の流量比を、堆積す
るＳｉＮ膜のＳＬ／Ｈの値が（Ｓｌ ／Ｎ−０，８５〜
１．１５）になるように選んで行なう。また、上記ｉ型
ａ−Ｓ１半導体層１４は、主成分ガスを５ＩＨ４に切換
えて堆積させ、ｎＷａ−Ｓｉ層１５は上記ＳｉＨ４にｎ
’Ｊ１不順物ガスであるＰＨ３を所定の流量比で混入し
て堆積させる。次に、上記ｎ型ａ−Ｓ１層１５の上にＣ
「等の金属膜をスパッタリング法等によって５００人の
厚さに堆積させ、この金属膜を１＜ターニングしてソー
ス、ドレイン電極１６．１７を形成するとともに、その
下の上記ｎ型ａ−３１層１５をソース、ドレイン電極１
６．１７の下の部分を除いて除去し、さらにｉ １１１
ａ −Ｓ １半導体層１４を素子形状にバターニングし
て薄膜メモリ素子を完成する。
しかして、上記薄膜メモリ素子においては、そのゲート
絶縁膜１３を上記のような二層膜としているから、ゲー
ト電極１２とソース、ドレイン電極１６．１７間のリー
ク電流を小さ（するとともに、ヒステリシス幅を大きく
してメモリ特性を向上させることができる。
絶縁膜１３を上記のような二層膜としているから、ゲー
ト電極１２とソース、ドレイン電極１６．１７間のリー
ク電流を小さ（するとともに、ヒステリシス幅を大きく
してメモリ特性を向上させることができる。
すなわち、上記薄膜メモリ素子は、そのゲート絶縁膜１
３を上記のような二層膜とすることによって、電荷蓄積
機能をもつメモリ絶縁膜１３ｂとゲート電極１２との間
に、電荷蓄積機能をもたない非メモリ絶縁膜１３ａを介
在させたものであり、電荷蓄積機能をもたない非メモリ
絶縁膜（Ｓｔ／Ｎの値が化学量論比［５１／Ｎ−０，７
５１に近い５ｉＮｌ！＞１３ａの電気抵抗は高いから、
この薄膜メモリ素子によれば、ゲー：・電極１２とソー
ス、ドレイン電極１６．１７間のリーク電流を小さくす
るこδができる。また、上記薄膜メモリ素子によれば、
メモリ絶縁膜１３ｂにトラップされた電荷のゲート電極
１２側への放出を上記非メモリ絶縁膜１３ａによって防
ぐことができるから、ヒステリシス幅を大きくしてメモ
リ特性を向上させることができる。
３を上記のような二層膜とすることによって、電荷蓄積
機能をもつメモリ絶縁膜１３ｂとゲート電極１２との間
に、電荷蓄積機能をもたない非メモリ絶縁膜１３ａを介
在させたものであり、電荷蓄積機能をもたない非メモリ
絶縁膜（Ｓｔ／Ｎの値が化学量論比［５１／Ｎ−０，７
５１に近い５ｉＮｌ！＞１３ａの電気抵抗は高いから、
この薄膜メモリ素子によれば、ゲー：・電極１２とソー
ス、ドレイン電極１６．１７間のリーク電流を小さくす
るこδができる。また、上記薄膜メモリ素子によれば、
メモリ絶縁膜１３ｂにトラップされた電荷のゲート電極
１２側への放出を上記非メモリ絶縁膜１３ａによって防
ぐことができるから、ヒステリシス幅を大きくしてメモ
リ特性を向上させることができる。
なお、薄膜メモリ素子は、半導体層１４側から注入され
る電荷をゲート絶縁膜１３の半導体層１４との界面また
はゲート絶縁膜１３中にトラップするものであるから、
ゲート絶縁膜１３を上記のような二層膜としても、半導
体層１４との界面に電荷蓄積機能をもつメモリ絶縁膜１
３ｂがありさえすれば、メモリ作用（ヒステリシス性）
をもつ・ また、上記薄膜メモリ素子では□、上記非メモリ絶縁膜
１３ａをメモリ絶縁膜ｉ３ｂよりも厚膜としているから
、リーク電流をより小さくするとともに、ヒステリシス
幅をより大きくすることができる。
る電荷をゲート絶縁膜１３の半導体層１４との界面また
はゲート絶縁膜１３中にトラップするものであるから、
ゲート絶縁膜１３を上記のような二層膜としても、半導
体層１４との界面に電荷蓄積機能をもつメモリ絶縁膜１
３ｂがありさえすれば、メモリ作用（ヒステリシス性）
をもつ・ また、上記薄膜メモリ素子では□、上記非メモリ絶縁膜
１３ａをメモリ絶縁膜ｉ３ｂよりも厚膜としているから
、リーク電流をより小さくするとともに、ヒステリシス
幅をより大きくすることができる。
すなわち、第２図および第３図は、ゲート絶縁膜１３の
総厚を一定とし、このゲート絶ｎ膜１３中のメモリ絶縁
Ｍ１３ｂの膜厚比を変えてリーク電流およびヒステリシ
ス幅を調べた結果を示したもので、非メモリ絶縁１１１
３ ａの膜厚比が０％のゲート絶縁膜（メモリ絶縁Ｍ１
３ｂだけのゲート絶縁膜）をもつ薄膜メモリ素子では、
リーク電流が太き（、またヒステリシス幅は小さいが、
非メモリ絶縁＄ １３ ａの膜厚比を大きくして行くと
、リーク′ＲＸ流は第２図に示すように小さくなり、ま
たヒステリシス幅は第３図に示すように大きくなる。な
お、非メモリ絶縁膜１３ａの膜厚比を１００％にすると
、ヒステリシス幅はほとんど０になる。したがって、上
記薄膜メモリ素子のように、上記非メモリ絶縁＄ １３
ａをメモリ絶縁膜１３ｂよりも厚膜とすれば、リーク
電流はより小さくシ、ヒステリシス幅はより大きくする
ことができ、例えば上記実施例のように、非メモリ絶縁
膜１３ａの膜厚を２０００人、メモリ絶縁膜１３ｂの膜
厚を１００人とすれば、リーク電流がほとんどなく、ヒ
ステリシス幅は十分大きな薄膜メモリ素子を得ることが
できる。
総厚を一定とし、このゲート絶ｎ膜１３中のメモリ絶縁
Ｍ１３ｂの膜厚比を変えてリーク電流およびヒステリシ
ス幅を調べた結果を示したもので、非メモリ絶縁１１１
３ ａの膜厚比が０％のゲート絶縁膜（メモリ絶縁Ｍ１
３ｂだけのゲート絶縁膜）をもつ薄膜メモリ素子では、
リーク電流が太き（、またヒステリシス幅は小さいが、
非メモリ絶縁＄ １３ ａの膜厚比を大きくして行くと
、リーク′ＲＸ流は第２図に示すように小さくなり、ま
たヒステリシス幅は第３図に示すように大きくなる。な
お、非メモリ絶縁膜１３ａの膜厚比を１００％にすると
、ヒステリシス幅はほとんど０になる。したがって、上
記薄膜メモリ素子のように、上記非メモリ絶縁＄ １３
ａをメモリ絶縁膜１３ｂよりも厚膜とすれば、リーク
電流はより小さくシ、ヒステリシス幅はより大きくする
ことができ、例えば上記実施例のように、非メモリ絶縁
膜１３ａの膜厚を２０００人、メモリ絶縁膜１３ｂの膜
厚を１００人とすれば、リーク電流がほとんどなく、ヒ
ステリシス幅は十分大きな薄膜メモリ素子を得ることが
できる。
第４図は本発明の他の実施例を示したもので、この実施
例の薄膜メモリ素子は、上記実施例の薄膜メモリ素子に
、読出し用の第２のゲート電極１８を付加したものであ
り、この第２のゲー ト電極１８は、半導体層１４およ
びソース、ドレイン電極１６．１７の上に、電荷＃を植
機能をもたない絶縁膜（Ｓｉ／Ｎの値が化学量論比［Ｓ
ｉ ／Ｎ−０，７５］に近いＳＩＮ膜）１９を介し、て
形成されている。
例の薄膜メモリ素子は、上記実施例の薄膜メモリ素子に
、読出し用の第２のゲート電極１８を付加したものであ
り、この第２のゲー ト電極１８は、半導体層１４およ
びソース、ドレイン電極１６．１７の上に、電荷＃を植
機能をもたない絶縁膜（Ｓｉ／Ｎの値が化学量論比［Ｓ
ｉ ／Ｎ−０，７５］に近いＳＩＮ膜）１９を介し、て
形成されている。
この薄膜メモリ素子は、書込みおよび消去は本来のゲー
ト電極１２にゲート電圧を印加して行ない、読出しは第
２のゲート′Ｉ８極１８にゲート電圧を印加して行なう
ようにしたもので、この薄膜メモリ素子は、上記実施例
の薄膜メモリ素子がもつ効果に加えて、読出しを繰返し
ても常に安定した読出しを行なえるという利点をもって
いる。
ト電極１２にゲート電圧を印加して行ない、読出しは第
２のゲート′Ｉ８極１８にゲート電圧を印加して行なう
ようにしたもので、この薄膜メモリ素子は、上記実施例
の薄膜メモリ素子がもつ効果に加えて、読出しを繰返し
ても常に安定した読出しを行なえるという利点をもって
いる。
なお、上記実施例では、逆スタガー型薄膜トランジスタ
を利用した薄膜メモリ素子について説明したが、本発明
は、スタガー型、逆スタガ−型、コブラナー型のいずれ
の薄、膜トランジスタを利用する薄膜メモリ素子にも適
用できることはもちろんである。
を利用した薄膜メモリ素子について説明したが、本発明
は、スタガー型、逆スタガ−型、コブラナー型のいずれ
の薄、膜トランジスタを利用する薄膜メモリ素子にも適
用できることはもちろんである。
本発明の薄膜メモリ素子は、ゲート電極とゲー・ト絶縁
膜と半導体層とソースおよびドレイン電極とを積層して
なり、かつ前記ゲート絶縁膜は二層膜とするとともに、
そのゲート電極側の絶縁膜をｔ！ｉ荷蓄積機能をもたな
い非メモリ絶縁膜とし、半導体層側の絶縁１１％−Ｇ電
荷蓄積機能をもつメモリ絶縁膜としたものであるから、
ゲー ト電極とソース。
膜と半導体層とソースおよびドレイン電極とを積層して
なり、かつ前記ゲート絶縁膜は二層膜とするとともに、
そのゲート電極側の絶縁膜をｔ！ｉ荷蓄積機能をもたな
い非メモリ絶縁膜とし、半導体層側の絶縁１１％−Ｇ電
荷蓄積機能をもつメモリ絶縁膜としたものであるから、
ゲー ト電極とソース。
ドレイン電極間のリークｍ流を小さくすることができる
し、また前記メモリ絶縁膜にトラップされた′ＰＩｉ荷
のゲート電極側への放出を上記非メモリ絶縁膜によって
防ぐことができるから、ヒステリシス幅を大きくしてメ
モリ特性を向上させることができる。
し、また前記メモリ絶縁膜にトラップされた′ＰＩｉ荷
のゲート電極側への放出を上記非メモリ絶縁膜によって
防ぐことができるから、ヒステリシス幅を大きくしてメ
モリ特性を向上させることができる。
また、この薄膜メモリ素子において、上記非メモリ絶縁
膜をメモリ絶縁膜よりも厚膜とすれば、リーク電流をよ
り小さくするとともに、ヒステリシス幅をより大きくす
ることができる。
膜をメモリ絶縁膜よりも厚膜とすれば、リーク電流をよ
り小さくするとともに、ヒステリシス幅をより大きくす
ることができる。
第１図は本発明の一実施例を示す薄膜メモリ素子の断面
図、第２図および第３図はゲート絶縁膜中の非メモリ絶
縁膜の膜厚比とリーク電流およびヒステリシス幅との関
係を示す図、第４図は本発明の他の実施例を示す薄膜メ
モリ素子の断面図、第５図は従来の薄膜メモリ素子の断
面図である。 １１・・・絶縁基板、１２・・・ゲート電極、１３・・
・ゲート絶縁膜、］、 ３ ａ・・・非メモリ絶縁膜、
１３ｂ・・・メモリ絶縁膜、１４・・・半導体層、１６
・・・ソース電極、１７・・・ドレイン電極、１８・・
・読出し用第２ゲー・ト電極。
図、第２図および第３図はゲート絶縁膜中の非メモリ絶
縁膜の膜厚比とリーク電流およびヒステリシス幅との関
係を示す図、第４図は本発明の他の実施例を示す薄膜メ
モリ素子の断面図、第５図は従来の薄膜メモリ素子の断
面図である。 １１・・・絶縁基板、１２・・・ゲート電極、１３・・
・ゲート絶縁膜、］、 ３ ａ・・・非メモリ絶縁膜、
１３ｂ・・・メモリ絶縁膜、１４・・・半導体層、１６
・・・ソース電極、１７・・・ドレイン電極、１８・・
・読出し用第２ゲー・ト電極。
Claims (2)
- （１）電気的に書込み／読出し／消去可能な薄膜メモリ
素子において、ゲート電極とゲート絶縁膜と半導体層と
ソースおよびドレイン電極とを積層してなり、かつ前記
ゲート絶縁膜は二層膜とするとともに、そのゲート電極
側の絶縁膜を電荷蓄積機能をもたない非メモリ絶縁膜と
し、半導体層側の絶縁膜を電荷蓄積機能をもつメモリ絶
縁膜としたことを特徴とする薄膜メモリ素子。 - （２）非メモリ絶縁膜はメモリ絶縁膜よりも厚膜である
ことを特徴とする請求項１に記載の薄膜メモリ素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078390A JPH02260462A (ja) | 1989-03-31 | 1989-03-31 | 薄膜メモリ素子 |
| DE89120014T DE68912071T2 (de) | 1988-10-28 | 1989-10-27 | Dünnfilm-Transistor mit einer Speicherfunktion und Verfahren zur Verwendung eines Dünnfilmtransistors als Speicherelement. |
| CA002001682A CA2001682C (en) | 1988-10-28 | 1989-10-27 | Thin film transistor having memory function and method for using thin film transistor as memory element |
| EP89120014A EP0366146B1 (en) | 1988-10-28 | 1989-10-27 | Thin film transistor having memory function and method for using thin film transistor as memory element |
| KR1019890015604A KR930003556B1 (ko) | 1988-10-28 | 1989-10-28 | 메모리 트랜지스터 시스템 |
| US07/668,741 US5196912A (en) | 1988-10-28 | 1991-03-13 | Thin film transistor having memory function and method for using thin film transistor as memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078390A JPH02260462A (ja) | 1989-03-31 | 1989-03-31 | 薄膜メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260462A true JPH02260462A (ja) | 1990-10-23 |
Family
ID=13660689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078390A Pending JPH02260462A (ja) | 1988-10-28 | 1989-03-31 | 薄膜メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326989A (en) * | 1991-12-04 | 1994-07-05 | Mistubishi Denki Kabushiki Kaisha | Semiconductor device having thin film transistor and method of manufacturing the same |
-
1989
- 1989-03-31 JP JP1078390A patent/JPH02260462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326989A (en) * | 1991-12-04 | 1994-07-05 | Mistubishi Denki Kabushiki Kaisha | Semiconductor device having thin film transistor and method of manufacturing the same |
| US5541126A (en) * | 1991-12-04 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having thin film transistor |
| US5670390A (en) * | 1991-12-04 | 1997-09-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having thin film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0844671B1 (en) | Semiconductor element and semiconductor memory device using the same | |
| US5196912A (en) | Thin film transistor having memory function and method for using thin film transistor as memory element | |
| JPH046878A (ja) | 液晶表示素子用薄膜トランジスタの製造方法 | |
| JPH0557745B2 (ja) | ||
| JPH02260462A (ja) | 薄膜メモリ素子 | |
| KR950011026B1 (ko) | 박막 메모리셀 | |
| KR930003556B1 (ko) | 메모리 트랜지스터 시스템 | |
| JP2759154B2 (ja) | 薄膜メモリ素子 | |
| Uchikoga et al. | A back‐side passivation film on a‐Si: H thin film transistor | |
| JPS59188977A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JPS59105371A (ja) | 不揮撥性半導体装置 | |
| JPH02297971A (ja) | 薄膜トランジスタの製造方法 | |
| JP2887506B2 (ja) | 薄膜トランジスタメモリ | |
| JP3103900B2 (ja) | 半導体メモリ | |
| JP2867810B2 (ja) | 半導体装置 | |
| JPH0472676A (ja) | 薄膜トランジスタメモリ | |
| JPS59135B2 (ja) | 半導体記憶装置 | |
| JPH0472677A (ja) | 薄膜トランジスタメモリ | |
| JPH02260461A (ja) | 薄膜メモリ素子 | |
| JPS5812367A (ja) | 半導体記憶装置 | |
| JPH0382166A (ja) | 薄膜トランジスタメモリおよびその製造方法 | |
| JPH0382168A (ja) | 薄膜トランジスタメモリおよびその製造方法 | |
| JPH0472675A (ja) | 薄膜トランジスタメモリ | |
| JPS6180851A (ja) | 不揮発性半導体記憶装置 | |
| JPH02297972A (ja) | メモリ用薄膜トランジスタおよびそのゲート絶縁膜の形成方法 |