JPH0345548B2 - - Google Patents
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- JPH0345548B2 JPH0345548B2 JP58125309A JP12530983A JPH0345548B2 JP H0345548 B2 JPH0345548 B2 JP H0345548B2 JP 58125309 A JP58125309 A JP 58125309A JP 12530983 A JP12530983 A JP 12530983A JP H0345548 B2 JPH0345548 B2 JP H0345548B2
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- JP
- Japan
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- bipolar transistor
- film
- transistor
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- manufacturing
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Bi−CMOS半導体装置を構成する
MOSトランジスタおよびバイポーラトランジス
タの双方を高性能なものとすることができる製造
方法に関する。
MOSトランジスタおよびバイポーラトランジス
タの双方を高性能なものとすることができる製造
方法に関する。
従来例の構成とその問題点
近年、半導体プロセス技術の進歩に伴い、半導
体集積回路の高性能化、高機能化が進んでいる。
その中で、同一チツプ上にアナログ機能とデジタ
ル機能を共存させる複合デバイスが注目されつつ
ある。このような回路機能の要求を実現させる技
術の１つとして、バイポーラ素子とCMOS素子
の双方を同一半導体基板内に集積化するBi−
CMOS技術がある。このBi−CMOS技術は、
CMOS回路による低消費電力、高集積化ならび
に高速化の面での効果と、バイポーラ回路による
電流駆動能力ならびにアナログ量の高精度処理能
力などの効果の全てが奏される半導体装置を実現
するものである。Bi−CMOS半導体装置は、性
能面では極めて優れたものであるが、これを製造
するに際しては、上記のようにバイポーラ素子と
相補チヤネル形のMOS素子を同一の半導体基板
内へ作り込まなければならず、このため、製造工
程数の増加、すなわち製造プロセスが複雑化する
ところとなる。
体集積回路の高性能化、高機能化が進んでいる。
その中で、同一チツプ上にアナログ機能とデジタ
ル機能を共存させる複合デバイスが注目されつつ
ある。このような回路機能の要求を実現させる技
術の１つとして、バイポーラ素子とCMOS素子
の双方を同一半導体基板内に集積化するBi−
CMOS技術がある。このBi−CMOS技術は、
CMOS回路による低消費電力、高集積化ならび
に高速化の面での効果と、バイポーラ回路による
電流駆動能力ならびにアナログ量の高精度処理能
力などの効果の全てが奏される半導体装置を実現
するものである。Bi−CMOS半導体装置は、性
能面では極めて優れたものであるが、これを製造
するに際しては、上記のようにバイポーラ素子と
相補チヤネル形のMOS素子を同一の半導体基板
内へ作り込まなければならず、このため、製造工
程数の増加、すなわち製造プロセスが複雑化する
ところとなる。
従来のBi−CMOS技術では、上記のような製
造プロセスが複雑化する問題を排除する目的で、
MOS素子であるMOSトランジスタのゲート電極
としてAl電極を用いるのが一般的であつたが、
近年システムの規模が大きくなるに伴い、寸法の
微細化、高集積化あるいは作り込まれる素子の高
性能化が強く望まれ、Alゲート電極構造では、
これらの要求に対応できなくなりつつある。とこ
ろで、素子の微細化ならびに高性能化のために
は、熱拡散法よりも不純物濃度の制御精度が高
く、しかもマスク下部への拡がりが少いイオン注
入法によつて素子の各領域を形成すればよいとこ
ろであるが、イオン注入のためのマスクとして用
いるフオトレジストの材質に起因するイオン注入
条件の制限が生じる。
造プロセスが複雑化する問題を排除する目的で、
MOS素子であるMOSトランジスタのゲート電極
としてAl電極を用いるのが一般的であつたが、
近年システムの規模が大きくなるに伴い、寸法の
微細化、高集積化あるいは作り込まれる素子の高
性能化が強く望まれ、Alゲート電極構造では、
これらの要求に対応できなくなりつつある。とこ
ろで、素子の微細化ならびに高性能化のために
は、熱拡散法よりも不純物濃度の制御精度が高
く、しかもマスク下部への拡がりが少いイオン注
入法によつて素子の各領域を形成すればよいとこ
ろであるが、イオン注入のためのマスクとして用
いるフオトレジストの材質に起因するイオン注入
条件の制限が生じる。
なお、Bi−CMOS半導体装置では、Alゲート
電極構造とするばかりでなく、MOSトランジス
タの領域とバイポーラトランジスタの領域で導電
形が同一の領域を同時に形成することにより、工
程数の低減をはかる配慮も払われるところである
が、上記のようにイオン注入条件に制限が生じる
状況下でこのような配慮を払つた場合には、
MOSトランジスタとバイポーラトランジスタの
双方を高性能なものとすることが困難となる。
電極構造とするばかりでなく、MOSトランジス
タの領域とバイポーラトランジスタの領域で導電
形が同一の領域を同時に形成することにより、工
程数の低減をはかる配慮も払われるところである
が、上記のようにイオン注入条件に制限が生じる
状況下でこのような配慮を払つた場合には、
MOSトランジスタとバイポーラトランジスタの
双方を高性能なものとすることが困難となる。
発明の目的
本発明の目的は、ポリシリコンなどの高融点金
属材料をMOSトランジスタおよびバイポーラト
ランジスタの不純物導入のためのマスクとして用
いることにより、従来の製造方法に存在した不都
合を排除することにある。
属材料をMOSトランジスタおよびバイポーラト
ランジスタの不純物導入のためのマスクとして用
いることにより、従来の製造方法に存在した不都
合を排除することにある。
発明の構成
本発明の半導体装置の製造方法は、一導電形の
半導体基板上に成長されたこれとは逆導電形のエ
ピタキシヤル層を分離して形成した少くとも２個
のエピタキシヤル島領域の一方にバイポーラトラ
ンジスタを、他方に相補チヤネル形MOSトラン
ジスタを作り込むにあたり、前記バイポーラトラ
ンジスタの少くともエミツタ領域およびこれと導
電形が同一となるMOSトランジスタのソースな
らびにドレイン領域を、高融点金属膜をマスクと
する自己整合式イオン注入法によつて、同時に形
成するようにした方法である。
半導体基板上に成長されたこれとは逆導電形のエ
ピタキシヤル層を分離して形成した少くとも２個
のエピタキシヤル島領域の一方にバイポーラトラ
ンジスタを、他方に相補チヤネル形MOSトラン
ジスタを作り込むにあたり、前記バイポーラトラ
ンジスタの少くともエミツタ領域およびこれと導
電形が同一となるMOSトランジスタのソースな
らびにドレイン領域を、高融点金属膜をマスクと
する自己整合式イオン注入法によつて、同時に形
成するようにした方法である。
かかる本発明の半導体装置の製造方法による
と、イオン注入条件の制限が除かれるため、例え
ば、バイポーラトランジスタがNPN形であると
きにはＮ形エミツタ領域を、また、横形PNP構
造であるときにはＰ形のエミツタおよびコレクタ
領域をこれらと導電形が同じになるMOSトラン
ジスタのソースおよびドレイン領域とともに一度
のイオン注入処理で形成し、しかも、イオン注入
条件をバイポーラトランジスタおよびMOSトラ
ンジスタの双方を高性能なものとするのに好まし
い条件に設定することが可能になる。
と、イオン注入条件の制限が除かれるため、例え
ば、バイポーラトランジスタがNPN形であると
きにはＮ形エミツタ領域を、また、横形PNP構
造であるときにはＰ形のエミツタおよびコレクタ
領域をこれらと導電形が同じになるMOSトラン
ジスタのソースおよびドレイン領域とともに一度
のイオン注入処理で形成し、しかも、イオン注入
条件をバイポーラトランジスタおよびMOSトラ
ンジスタの双方を高性能なものとするのに好まし
い条件に設定することが可能になる。
実施例の説明
以下に、Bi−CMOS半導体装置の製造過程を
示す第１図〜第６図を参照して本発明の半導体装
置の製造方法について詳しく説明する。
示す第１図〜第６図を参照して本発明の半導体装
置の製造方法について詳しく説明する。
本発明の半導体装置の製造方法では、先ず、第
１図で示すように、バイポーラ集積回路において
出発材料として用いられるＰ型シリコン基板１を
準備し、この中へ二酸化シリコン（SiO2）膜を
マスクとして用いる周知の選択拡散法によりN+
形埋込層２およびP+形埋込層３を形成したのち、
表面を覆うSiO2膜を除去し、さらに、ジクロル
シラン（SiH2Cl2）の熱分解によりＮ形エピタキ
シヤル層４を約5μｍの厚さに成長させる。
１図で示すように、バイポーラ集積回路において
出発材料として用いられるＰ型シリコン基板１を
準備し、この中へ二酸化シリコン（SiO2）膜を
マスクとして用いる周知の選択拡散法によりN+
形埋込層２およびP+形埋込層３を形成したのち、
表面を覆うSiO2膜を除去し、さらに、ジクロル
シラン（SiH2Cl2）の熱分解によりＮ形エピタキ
シヤル層４を約5μｍの厚さに成長させる。
次いで、第２図で示すように、上記と同様の選
択拡散法により、Ｎ形エピタキシヤル層１を貫通
してP+形埋込層３に繋るＰ形拡散層５を形成す
る。このＰ形拡散層５の形成により、Ｎ形エピタ
キシヤル層４が島状に分離される。こののち、選
択拡散時にマスクとして用いたSiO2膜ならびに
選択拡散時の熱処理で生成されたSiO2膜の全て
を除去し、表面全域に厚さが約500ÅのSiO2膜６
と厚さが約1200Åの窒化シリコン（Si3N4）膜７
とを積層形成したのち、周知のフオトエツチング
処理を施すことによつて、MOSトランジスタを
形成するべき基板部分上ならびにバイポーラトラ
ンジスタのベース領域とコレクタコンタクト領域
を形成するべき基板部分上にのみ積層された２種
類の膜を残す。
択拡散法により、Ｎ形エピタキシヤル層１を貫通
してP+形埋込層３に繋るＰ形拡散層５を形成す
る。このＰ形拡散層５の形成により、Ｎ形エピタ
キシヤル層４が島状に分離される。こののち、選
択拡散時にマスクとして用いたSiO2膜ならびに
選択拡散時の熱処理で生成されたSiO2膜の全て
を除去し、表面全域に厚さが約500ÅのSiO2膜６
と厚さが約1200Åの窒化シリコン（Si3N4）膜７
とを積層形成したのち、周知のフオトエツチング
処理を施すことによつて、MOSトランジスタを
形成するべき基板部分上ならびにバイポーラトラ
ンジスタのベース領域とコレクタコンタクト領域
を形成するべき基板部分上にのみ積層された２種
類の膜を残す。
以上の処理が施されたシリコン基板に対して、
熱酸化のための処理を施すことにより積層膜によ
つて覆われることなく露出するシリコン基板部分
に厚さが約0.8μｍのフイールド酸化膜を形成し、
さらにSi3N4膜７とこの直下のSiO2膜６とを順次
エツチングして除去したのち、これらの膜の除去
部分に露出するシリコン基板面の上に厚さが、
500〜700Å程度のゲート酸化膜を形成する。
熱酸化のための処理を施すことにより積層膜によ
つて覆われることなく露出するシリコン基板部分
に厚さが約0.8μｍのフイールド酸化膜を形成し、
さらにSi3N4膜７とこの直下のSiO2膜６とを順次
エツチングして除去したのち、これらの膜の除去
部分に露出するシリコン基板面の上に厚さが、
500〜700Å程度のゲート酸化膜を形成する。
第３図は、以上の過程を経た後の構造を示す図
であり、後の工程で不純物導入がなされることの
ないシリコン基板部分上にはフイールド酸化膜８
が形成され、一方、不純物導入がなされるシリコ
ン基板部分上にはゲート酸化膜９が形成された構
造が得られる。
であり、後の工程で不純物導入がなされることの
ないシリコン基板部分上にはフイールド酸化膜８
が形成され、一方、不純物導入がなされるシリコ
ン基板部分上にはゲート酸化膜９が形成された構
造が得られる。
次いで、第４図で示すように、全面にポリシリ
コン膜１０を約4000Åの厚さで形成し、この後、
NMOSトランジスタのゲートとなりうる部分、
PMOSトランジスタのゲート、ソース、ドレイ
ンとなりうる部分およびバイポーラトランジスタ
のベースとなりうる部分で、エミツタ領域の作り
込みがなされる部分を除く残余の部分のみにポリ
シリコン膜１０を残すためのパターンエツチング
処理を施す。こののち、ポリシリコン膜１０とフ
イールド酸化膜８をマスクとして加速電圧
150KeV、ドーズ量８×1015cm-2の注入条件で砒
素（As）をイオン注入し、NMOSトランジスタ
のＮ形ソース領域１１、Ｎ形ドレイン１２および
バイポーラトランジスタのＮ形エミツタ領域１
３、Ｎ形コレクタコンタクト領域１４を形成す
る。
コン膜１０を約4000Åの厚さで形成し、この後、
NMOSトランジスタのゲートとなりうる部分、
PMOSトランジスタのゲート、ソース、ドレイ
ンとなりうる部分およびバイポーラトランジスタ
のベースとなりうる部分で、エミツタ領域の作り
込みがなされる部分を除く残余の部分のみにポリ
シリコン膜１０を残すためのパターンエツチング
処理を施す。こののち、ポリシリコン膜１０とフ
イールド酸化膜８をマスクとして加速電圧
150KeV、ドーズ量８×1015cm-2の注入条件で砒
素（As）をイオン注入し、NMOSトランジスタ
のＮ形ソース領域１１、Ｎ形ドレイン１２および
バイポーラトランジスタのＮ形エミツタ領域１
３、Ｎ形コレクタコンタクト領域１４を形成す
る。
次いで、第５図に示すように、PMOSトラン
ジスタのゲートとなりうる部分、NMOSトラン
ジスタのゲート、ソース、ドレイン領域およびバ
イポーラトランジスタのコレクタコンタクト領域
の上をフオトレジスト１５で覆い、このフオトレ
ジスト１５をマスクとして、ポリシリコン膜１０
を周知のプラズマエツチによりエツチングする。
その後フオトレジスト１５、フイールド酸化膜
８、ポリシリコン膜１０をマスクにして、加速電
圧50KeV、ドーズ量５×1014cm-2の注入条件でボ
ロン(B)をイオン注入し、PMOSトランジスタの
Ｐ形ソース領域１６、Ｐ形ドレイン領域１７およ
びバイポーラトランジスタのＰ形ベース領域１８
を形成する。
ジスタのゲートとなりうる部分、NMOSトラン
ジスタのゲート、ソース、ドレイン領域およびバ
イポーラトランジスタのコレクタコンタクト領域
の上をフオトレジスト１５で覆い、このフオトレ
ジスト１５をマスクとして、ポリシリコン膜１０
を周知のプラズマエツチによりエツチングする。
その後フオトレジスト１５、フイールド酸化膜
８、ポリシリコン膜１０をマスクにして、加速電
圧50KeV、ドーズ量５×1014cm-2の注入条件でボ
ロン(B)をイオン注入し、PMOSトランジスタの
Ｐ形ソース領域１６、Ｐ形ドレイン領域１７およ
びバイポーラトランジスタのＰ形ベース領域１８
を形成する。
次いで、第６図で示すように、周知の気相成長
により、表面全域にSiO2膜１９を形成したのち、
ソース領域とドレイン領域の押し込みとSiO2膜
１９の緻密化をはかるため、N2雰囲気中で、
1000℃の熱処理を10分間にわたり施す。
により、表面全域にSiO2膜１９を形成したのち、
ソース領域とドレイン領域の押し込みとSiO2膜
１９の緻密化をはかるため、N2雰囲気中で、
1000℃の熱処理を10分間にわたり施す。
そして最後に、ソース領域１１，１６、ドレイ
ン領域１２，１７、バイポーラトランジスタのエ
ミツタ領域、コレクタコンタクト領域およびベー
ス領域１３，１４および１８のそれぞれにアルミ
ニウム電極を形成するためのコンタクト孔を穿設
し、それぞれの領域にアルミニウム電極２０を形
成することによつて本発明の製造方法によるシリ
コンゲート構造のBi−CMOS半導体装置の製作
が完了する。
ン領域１２，１７、バイポーラトランジスタのエ
ミツタ領域、コレクタコンタクト領域およびベー
ス領域１３，１４および１８のそれぞれにアルミ
ニウム電極を形成するためのコンタクト孔を穿設
し、それぞれの領域にアルミニウム電極２０を形
成することによつて本発明の製造方法によるシリ
コンゲート構造のBi−CMOS半導体装置の製作
が完了する。
以上、本発明を一例を示して説明したが、本発
明によれば、バイポーラトランジスタとして
PNP形のトランジスタを作り込むこともできる。
また、高融点金属膜としてポリシリコン膜を例示
したが、これにかえて、タングステンあるいはモ
リブデンなどの膜を用いてもよいこと勿論であ
る。
明によれば、バイポーラトランジスタとして
PNP形のトランジスタを作り込むこともできる。
また、高融点金属膜としてポリシリコン膜を例示
したが、これにかえて、タングステンあるいはモ
リブデンなどの膜を用いてもよいこと勿論であ
る。
発明の効果
以上説明したところから明らかなように、本発
明の製造方法によれば、MOSトランジスタとバ
イポーラトランジスタの領域の中で、導電形が同
じである領域を一度のイオン注入の処理で作り込
むことができ、また高い寸法精度を確保すること
ができる自己整合法により、MOSトランジスタ
ならびにバイポーラトランジスタの主要な領域が
形成されるものであるため、不純物導入処理の統
合による工程数の削減ならびにBi−CMOS半導
体集積回路の高集積化などの効果が奏される。さ
らに、各領域を形成するに際して、イオン注入法
を採用した場合の注入条件の制限が緩和されるた
め、注入条件設定の範囲が拡がり、MOSトラン
ジスタとバイポーラトランジスタの双方を高性能
なものとすることができる効果も奏される。
明の製造方法によれば、MOSトランジスタとバ
イポーラトランジスタの領域の中で、導電形が同
じである領域を一度のイオン注入の処理で作り込
むことができ、また高い寸法精度を確保すること
ができる自己整合法により、MOSトランジスタ
ならびにバイポーラトランジスタの主要な領域が
形成されるものであるため、不純物導入処理の統
合による工程数の削減ならびにBi−CMOS半導
体集積回路の高集積化などの効果が奏される。さ
らに、各領域を形成するに際して、イオン注入法
を採用した場合の注入条件の制限が緩和されるた
め、注入条件設定の範囲が拡がり、MOSトラン
ジスタとバイポーラトランジスタの双方を高性能
なものとすることができる効果も奏される。
第１図〜第６図は、本発明の製造方法によつて
Bi−CMOS半導体装置が製造される過程を説明
するための断面図である。 １……Ｐ形シリコン基板、２……N+形埋込層、
３……P+形埋込層、４……Ｎ形エピタキシヤル
層、５……Ｐ形拡散層、６，１９……二酸化シリ
コン膜、７……窒化シリコン膜、８……フイール
ド酸化膜、９……ゲート酸化膜、１０……ポリシ
リコン膜、１１……Ｎ形ソース領域、１２……Ｎ
形ドレイン領域、１３……Ｎ形エミツタ領域、１
４……Ｎ形コレクタコンタクト領域、１５……フ
オトレジスト、１６……Ｐ形ソース領域、１７…
…Ｐ形ドレイン領域、１８……Ｐ形ベース領域、
２０……アルミニウム電極。
Bi−CMOS半導体装置が製造される過程を説明
するための断面図である。 １……Ｐ形シリコン基板、２……N+形埋込層、
３……P+形埋込層、４……Ｎ形エピタキシヤル
層、５……Ｐ形拡散層、６，１９……二酸化シリ
コン膜、７……窒化シリコン膜、８……フイール
ド酸化膜、９……ゲート酸化膜、１０……ポリシ
リコン膜、１１……Ｎ形ソース領域、１２……Ｎ
形ドレイン領域、１３……Ｎ形エミツタ領域、１
４……Ｎ形コレクタコンタクト領域、１５……フ
オトレジスト、１６……Ｐ形ソース領域、１７…
…Ｐ形ドレイン領域、１８……Ｐ形ベース領域、
２０……アルミニウム電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電形の半導体基板上に成長させたこれと
は逆導電形のエピタキシヤル層を分離して形成し
た少なくとも２個のエピタキシヤル島領域の一方
にバイポーラトランジスタを、他方に相補チヤネ
ル形MOSトランジスタを作り込むにあたり、前
記バイポーラトランジスタのエミツタ領域およ
び、これと導電形が同一となる一方の前記MOS
トランジスタのソースならびにドレイン領域を、
前記バイポーラトランジスタのベース領域およ
び、これと導電形が同一となる他方の前記MOS
トランジスタのソースならびにドレイン領域を、
それぞれ、単一工程で形成した高融点金属膜をマ
スクとする自己整合式イオン注入法で形成するこ
とを特徴とする半導体装置の製造方法。 ２ 高融点金属膜が、ポリシリコン膜、タングス
テン膜およびモリブデン膜から選択されたもので
あることを特徴とする特許請求の範囲第１項に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125309A JPS6017943A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125309A JPS6017943A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017943A JPS6017943A (ja) | 1985-01-29 |
| JPH0345548B2 true JPH0345548B2 (ja) | 1991-07-11 |
Family
ID=14906910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125309A Granted JPS6017943A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017943A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
| JPS61139058A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体製造装置 |
| DE3676781D1 (de) * | 1985-09-13 | 1991-02-14 | Siemens Ag | Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
| JP2578757B2 (ja) * | 1985-10-17 | 1997-02-05 | 日本電気株式会社 | 半導体装置 |
| JPS63216370A (ja) * | 1987-03-05 | 1988-09-08 | Toshiba Corp | 半導体装置 |
| JP2610906B2 (ja) * | 1987-11-18 | 1997-05-14 | 富士電機株式会社 | ＢｉＭＯＳ半導体回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420679A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Bipolar mos semiconductor integrated circuit device and the same |
| JPS55165669A (en) * | 1979-06-11 | 1980-12-24 | Hitachi Ltd | Bipolar-mos device |
| JPS5768075A (en) * | 1980-10-16 | 1982-04-26 | Nippon Gakki Seizo Kk | Manufacture of integrated circuit device |
-
1983
- 1983-07-08 JP JP58125309A patent/JPS6017943A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6017943A (ja) | 1985-01-29 |
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