JPH0226073A - 化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタ - Google Patents
化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタInfo
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、金属酸化物半導体（ＭＯＳ）構造、特にＧａ
Ａｓ等のような化合物半導体上のＭＯ８構造に関すると
ともに、化合物半導体上にＳｉＯ２等のようなゲート絶
縁物を形成する方法に関する。
Ａｓ等のような化合物半導体上のＭＯ８構造に関すると
ともに、化合物半導体上にＳｉＯ２等のようなゲート絶
縁物を形成する方法に関する。
Ｂ、従来の技術
従来からＧａＡｓ上に金属酸化物半導体構造を実現する
試みは成功していない。それは、露出されたＧａＡｓ表
面あるいは、はとんどすべての材料との界面で、はとん
どいつも存在している界面の状態密度が非常に高いから
である。このように界面の状態密度が高いと、ＧａＡｓ
界面でのフェルミ準位のピンニングが生じる。このフェ
ルミ準位のピンニングは、非常に固く、そのことは、再
現性のある金属半導体であるＧ ａ Ａ ｓのＭＥＳＦ
ＥＴデバイスの基本原理である。上記フェルミ準位は、
エネルギーギャップの大体中央、すなわち、表面でのエ
ネルギー伝導帯とエネルギー価電子帯との間の中央位置
に固定されている。
試みは成功していない。それは、露出されたＧａＡｓ表
面あるいは、はとんどすべての材料との界面で、はとん
どいつも存在している界面の状態密度が非常に高いから
である。このように界面の状態密度が高いと、ＧａＡｓ
界面でのフェルミ準位のピンニングが生じる。このフェ
ルミ準位のピンニングは、非常に固く、そのことは、再
現性のある金属半導体であるＧ ａ Ａ ｓのＭＥＳＦ
ＥＴデバイスの基本原理である。上記フェルミ準位は、
エネルギーギャップの大体中央、すなわち、表面でのエ
ネルギー伝導帯とエネルギー価電子帯との間の中央位置
に固定されている。
しかしながら、フェルミ準位がギャップの中心からずれ
るような多くの応用が望まれる。そのために、従来、Ｇ
ａＡｓ表面を化学的処理することを含む試みが為された
。これらの試みとして次のものが挙げられる。
るような多くの応用が望まれる。そのために、従来、Ｇ
ａＡｓ表面を化学的処理することを含む試みが為された
。これらの試みとして次のものが挙げられる。
（１）水と光で処理することによるＧａの酸化物表面の
形成と題するオフセイ（ｏｆｆｓｅｙ）他によるＡｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｎｏ、
４８゜４７５頁 １９８６年。
形成と題するオフセイ（ｏｆｆｓｅｙ）他によるＡｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｎｏ、
４８゜４７５頁 １９８６年。
（１１）ナトリウム硫化物処理によるパッシベーション
と題するサンドロア（Ｓａｎｄｒｏｆｆ ）他によるＡ
ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｎｏ
、５１゜３６頁 １９８７年。
と題するサンドロア（Ｓａｎｄｒｏｆｆ ）他によるＡ
ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｎｏ
、５１゜３６頁 １９８７年。
（ｉ＋Ｄ ａ ａ Ａ Ｓ上のＧｏ又はＳｉの薄膜層
は、違ったショットキ・バリアの高さになることが知ら
れており、表面での７工ルミ準位の変更を示している（
グランド（Ｇｒａｎｔ）他著、Ｊｏｕｒｎａｌｏｆ ５
ｃｉｅｎｔｉｆｉｃ Ｔｅｃｈｎｏｌｏｇｙ ５巻Ｎ
ｏ、４． １０１５頁、１９８７年）。
は、違ったショットキ・バリアの高さになることが知ら
れており、表面での７工ルミ準位の変更を示している（
グランド（Ｇｒａｎｔ）他著、Ｊｏｕｒｎａｌｏｆ ５
ｃｉｅｎｔｉｆｉｃ Ｔｅｃｈｎｏｌｏｇｙ ５巻Ｎ
ｏ、４． １０１５頁、１９８７年）。
Ｃ０本発明が解決しようとする問題点
しかしながら、上記従来のものには、表面でのフェルミ
準位の位置が禁止帯幅を通じて移動し得るということに
ついては示されていなかった。また、ＧａＡｓ上にＭＯ
８構造を作成する場合、表面フェルミ準位は、ゲート電
極に印加されるバイアス電圧によって表面フェルミ準位
が変えられるようにするため、固定されるべきでない。
準位の位置が禁止帯幅を通じて移動し得るということに
ついては示されていなかった。また、ＧａＡｓ上にＭＯ
８構造を作成する場合、表面フェルミ準位は、ゲート電
極に印加されるバイアス電圧によって表面フェルミ準位
が変えられるようにするため、固定されるべきでない。
フェルミ準位の移動は、ゲート電極に印加されるバイア
ス電圧の極性に依存して、反転モード又は蓄積モードで
デバイスを動作させることができる。
ス電圧の極性に依存して、反転モード又は蓄積モードで
デバイスを動作させることができる。
更に、低リークゲート絶縁材料は、電荷キャリヤのゲー
ト制御を最大成行なうために必要である。
ト制御を最大成行なうために必要である。
しかしながら、フェルミ準位を固定しない従来技術のど
れも、界面のフェルミ準位を再ピンニングすることなし
に、処理表面上に低リーク絶縁材料を形成できなかった
。リークしやすい絶縁体を備えたＭＯＳキャパシタ構造
は、−船釣に不十分なＣ−Ｖ特性を表わす。これは、チ
ャネルと金属層が電荷を交換できるからである。そして
、絶縁体がリークしやすいとき、フェルミ準位が固定さ
れていないＧａＡｓ表面でさえ、ゲート電極によって良
好な電荷制御を示さない。
れも、界面のフェルミ準位を再ピンニングすることなし
に、処理表面上に低リーク絶縁材料を形成できなかった
。リークしやすい絶縁体を備えたＭＯＳキャパシタ構造
は、−船釣に不十分なＣ−Ｖ特性を表わす。これは、チ
ャネルと金属層が電荷を交換できるからである。そして
、絶縁体がリークしやすいとき、フェルミ準位が固定さ
れていないＧａＡｓ表面でさえ、ゲート電極によって良
好な電荷制御を示さない。
Ｄ０問題点を解決するための手段
本発明は、酸化物・化合物半導体装置と、低リーク絶縁
体材料のみならず、フェルミ準位の固定されていない化
合物半導体表面を備えた半導体装置の製造方法に関する
。
体材料のみならず、フェルミ準位の固定されていない化
合物半導体表面を備えた半導体装置の製造方法に関する
。
ゲート漏れ電流は、プラズマＣＶＤによる高品質な酸化
物によって最小限にされる。ゲートリーク電流と界面状
態密度は十分に低いので、フェルミ準位が固定されない
化合物の半導体表面に応じて、半導体バンドギャップ全
域、すなわち蓄積レベルから反転レベルまでの範囲を移
動する。
物によって最小限にされる。ゲートリーク電流と界面状
態密度は十分に低いので、フェルミ準位が固定されない
化合物の半導体表面に応じて、半導体バンドギャップ全
域、すなわち蓄積レベルから反転レベルまでの範囲を移
動する。
本発明は、Ｕ−■族だけでなく、ｍ−ｖ族の化合物半導
体で行なうことができる。
体で行なうことができる。
本発明は、化合物半導体であるＧａＡｓに関して以下に
記述されているが、本発明は、特に■−■族の化合物材
料に限定されない。
記述されているが、本発明は、特に■−■族の化合物材
料に限定されない。
概略的に、本発明に係る半導体装置は、ＧａＡｓ基板、
所定の膜厚を有する■−ｖ族の種々なエピタキシャル層
、特定の素子形成用の特定の成分のドーピング領域、界
面単元素半導体層、及び半導体材料の絶縁層から構成さ
れている。そして、複数の製造ステップを通じて形成さ
れるゲート金属は、ベーシックＭＯＳデバイスを形成す
るために絶縁層上に配設される。単元素半導体材料は、
シリコンとゲルマニウムから成るグループから選ぶこと
ができ、そして上記絶縁層は、シリコン酸化物を含んで
いる。
所定の膜厚を有する■−ｖ族の種々なエピタキシャル層
、特定の素子形成用の特定の成分のドーピング領域、界
面単元素半導体層、及び半導体材料の絶縁層から構成さ
れている。そして、複数の製造ステップを通じて形成さ
れるゲート金属は、ベーシックＭＯＳデバイスを形成す
るために絶縁層上に配設される。単元素半導体材料は、
シリコンとゲルマニウムから成るグループから選ぶこと
ができ、そして上記絶縁層は、シリコン酸化物を含んで
いる。
単体シリコンとＳｉＯ２を含んでいる絶縁層から成る界
面層を有する化合物半導体は、本発明の一実施例に過ぎ
ない。半導体装置の製造方法では、（ｉｏｏ）の配向を
有するＧａＡｓエピタキシャル層は、安定した成長層を
持つ平滑な表面を形成する条件下で成長される。成長層
は種々の構造、例えば、Ａｓで安定化されたＣ （２Ｘ
８ ）成長層のような構造をとることができる。分子線
エピタキシ（ＭＢＥ）による成長は、−船釣に他の方法
よりも、より平滑で良い配向の表面を形成する。
面層を有する化合物半導体は、本発明の一実施例に過ぎ
ない。半導体装置の製造方法では、（ｉｏｏ）の配向を
有するＧａＡｓエピタキシャル層は、安定した成長層を
持つ平滑な表面を形成する条件下で成長される。成長層
は種々の構造、例えば、Ａｓで安定化されたＣ （２Ｘ
８ ）成長層のような構造をとることができる。分子線
エピタキシ（ＭＢＥ）による成長は、−船釣に他の方法
よりも、より平滑で良い配向の表面を形成する。
それから、Ｓｉのエピタキシャル層は、エピタキシャル
ＧａＡｓ上に形成される。Ｓｉ層は、ＧａＡｓエピタキ
シャル層上にその場で堆積される。その後、絶縁材料層
は、Ｓｉ半導体層上に堆積され、そして、金属ゲートは
、絶縁層上に堆積される。
ＧａＡｓ上に形成される。Ｓｉ層は、ＧａＡｓエピタキ
シャル層上にその場で堆積される。その後、絶縁材料層
は、Ｓｉ半導体層上に堆積され、そして、金属ゲートは
、絶縁層上に堆積される。
Ｓｉ層の膜厚は、絶縁材料がＧａＡｓエピタキシャル層
に侵入するのを防いでＧａＡｓの酸化を防ぐことができ
るような厚さであれば十分である。Ｓｉ層が堆積された
後、半導体装置は、ＭＢＥ装置から搬出され、ＳｉＯ２
膜形成のために別の装置に搬入される。この搬送の間、
たいへん薄い酸化膜がＳｉ層上に形成される。上記Ｓｉ
Ｏ２層は、低温下で高品質の酸化膜を形成するプラズマ
ＣＶＤ技術を使って堆積される。
に侵入するのを防いでＧａＡｓの酸化を防ぐことができ
るような厚さであれば十分である。Ｓｉ層が堆積された
後、半導体装置は、ＭＢＥ装置から搬出され、ＳｉＯ２
膜形成のために別の装置に搬入される。この搬送の間、
たいへん薄い酸化膜がＳｉ層上に形成される。上記Ｓｉ
Ｏ２層は、低温下で高品質の酸化膜を形成するプラズマ
ＣＶＤ技術を使って堆積される。
それから、半導体装置は、熱処理され、ゲート金属がＭ
ＯＳデバイスを形成するために通常のデポジション技術
によって堆積される。あるいは、Ｓ ｉ ０２層は、真
空を破壊することなく、隣接するＣＶＤチャンバにＳｉ
／ＧａＡｓ構造体を搬送することによって、Ｇ ａ Ａ
ｓとＳｉの堆積物上にその場で堆積される。本発明の
構造体は、電界の存在下において、界面フェルミ準位を
禁止帯全域を通じて移動させるような状態密度を有する
エピタキシャル成長した化合物半導体ＧａＡｓ層を含ん
でいる。また、漏れ電流の低い絶縁材料であるＳｉＯ２
層は、化合物半導体上に堆積し、そして、エピタキシャ
ル層で、単結晶で、連続的な単元素Ｓｉ半導体層が化合
物半導体層と絶縁物層との間に堆積される。
ＯＳデバイスを形成するために通常のデポジション技術
によって堆積される。あるいは、Ｓ ｉ ０２層は、真
空を破壊することなく、隣接するＣＶＤチャンバにＳｉ
／ＧａＡｓ構造体を搬送することによって、Ｇ ａ Ａ
ｓとＳｉの堆積物上にその場で堆積される。本発明の
構造体は、電界の存在下において、界面フェルミ準位を
禁止帯全域を通じて移動させるような状態密度を有する
エピタキシャル成長した化合物半導体ＧａＡｓ層を含ん
でいる。また、漏れ電流の低い絶縁材料であるＳｉＯ２
層は、化合物半導体上に堆積し、そして、エピタキシャ
ル層で、単結晶で、連続的な単元素Ｓｉ半導体層が化合
物半導体層と絶縁物層との間に堆積される。
更に、ゲート金属は、例えばＭＯＳキャパシタのような
ＭＯＳデバイスをつくるために、絶縁物層上に設けられ
る。ンースとドレイン領域は、化合物半導体層で、従来
から知られているイオン注入その他の技術によって形成
することができ、さらに、ＭＯＳＦＥＴを形成するため
にゲートによって分離される。
ＭＯＳデバイスをつくるために、絶縁物層上に設けられ
る。ンースとドレイン領域は、化合物半導体層で、従来
から知られているイオン注入その他の技術によって形成
することができ、さらに、ＭＯＳＦＥＴを形成するため
にゲートによって分離される。
従って、本発明は、ＧａＡｓのすぐれた移送特性だけで
なく、ＳｉＯ２／Ｓｉ系のすぐれた電荷制御特性を保持
するＧａＡｓ ＭＯＳＦＥＴを提供するものである。
なく、ＳｉＯ２／Ｓｉ系のすぐれた電荷制御特性を保持
するＧａＡｓ ＭＯＳＦＥＴを提供するものである。
Ｅ、実施例
第１図に示すように、本発明の構造１０は、ＧａＡｓ基
板１２と、平滑な表面を形成する成長条件下で分子線エ
ピタキシによって成長される３層以下の、表面粗さを持
つ（１ｏｎ）方位の複数のＧａＡｓエピタキシャル層１
４を含んでいる。ＭＢＥ技術は、配向性が高く且つ平滑
な表面を形成するのに好ましいけれども、エピタキシャ
ル成長は、化学的蒸着方式でも行われる。エピタキシャ
ル成長は、−船釣に超高真空域内で行われる。ＧａＡｓ
の成長は、表面で安定化した成長層を形成させる条件下
で終了する。ＭＢＥによるＧａＡｓエピタキシャル成長
は、Ａｓで安定化されたＣ（２Ｘ８）の成長層をもたら
す。他の■−■族の原子も表面上で陰イオンで安定化し
た成長層をもたらす。例えば、ＩｎＰ、系では、Ｐで安
定化された成長層が形成される。Ｇａのような金属リッ
チな物質で安定化された成長層も存在するであろう。典
型的な成長層の例は、Ｃ（４Ｘ４）、Ｃ（２Ｘ８）、Ｃ
（８Ｘ２ ）、１×６及び４×６である。そして、これ
らはＧａ表面の濃度が増加する順にならべられている。
板１２と、平滑な表面を形成する成長条件下で分子線エ
ピタキシによって成長される３層以下の、表面粗さを持
つ（１ｏｎ）方位の複数のＧａＡｓエピタキシャル層１
４を含んでいる。ＭＢＥ技術は、配向性が高く且つ平滑
な表面を形成するのに好ましいけれども、エピタキシャ
ル成長は、化学的蒸着方式でも行われる。エピタキシャ
ル成長は、−船釣に超高真空域内で行われる。ＧａＡｓ
の成長は、表面で安定化した成長層を形成させる条件下
で終了する。ＭＢＥによるＧａＡｓエピタキシャル成長
は、Ａｓで安定化されたＣ（２Ｘ８）の成長層をもたら
す。他の■−■族の原子も表面上で陰イオンで安定化し
た成長層をもたらす。例えば、ＩｎＰ、系では、Ｐで安
定化された成長層が形成される。Ｇａのような金属リッ
チな物質で安定化された成長層も存在するであろう。典
型的な成長層の例は、Ｃ（４Ｘ４）、Ｃ（２Ｘ８）、Ｃ
（８Ｘ２ ）、１×６及び４×６である。そして、これ
らはＧａ表面の濃度が増加する順にならべられている。
これらの成長層は、例えばＪ、ｏｆ Ｖａｃ、Ｓｃｉ
。
。
Ｔｅｃｈ、 ５巻４号１１３５頁、１９８７年７．８月
号に示されるような種々な条件の下で形成してもよい。
号に示されるような種々な条件の下で形成してもよい。
Ａｓで安定化したＣ（２Ｘ８）成長層が成長するとき、
周囲のＡｓ蒸気はＡｓ源を閉じること及び／又は冷却す
ることによって減少させられる。
周囲のＡｓ蒸気はＡｓ源を閉じること及び／又は冷却す
ることによって減少させられる。
その時、基板は、Ａｓ Ｃ（２Ｘ８）成長層を維持で
きるように、６００℃〜４００℃の範囲の温度に冷却さ
れる。表面の化学量論的組成は、表面の成長層に直接関
係する。そして、この表面の化学量論的組成が構造の電
気的特性に深い影響を与えると予想されている。
きるように、６００℃〜４００℃の範囲の温度に冷却さ
れる。表面の化学量論的組成は、表面の成長層に直接関
係する。そして、この表面の化学量論的組成が構造の電
気的特性に深い影響を与えると予想されている。
Ｓｉ層１６は、エピタキシャル層１４を成長させるため
に使用される、同じ超高真空ＭＢＥ又はＣＶＤ装置を用
いてエピタキシャル層１４の清浄な表面上に堆積される
。そしてＳｉ層１６は、低速度２例えば約０．１人／
ｓ ｅ ｃでエピタキシャル層１４上に堆積される。Ｓ
ｉ層１６の厚みは、いくつかの制約によって決定される
。最小の厚みは、ＧａＡｓ表面を覆い、吐つピンニング
させないために必要とされるＳｉの最小限の量によって
決定される。更に、その厚みは、後のＳｉＯ２の堆積が
ＧａＡｓに浸透して酸化させるのを防ぐのに十分なもの
でなければならない。Ｓｉ層の最大の厚みは、Ｓｉ内に
おいて電気的伝導現象が十分に行なわれることのないよ
うな厚みでなければならない。ＧａＡｓの移送特性はＳ
ｌよシも優れているので、ＧａＡｓ層内のチャネルにキ
ャリヤを閉じ込めることが望ましい。Ｓ１層１６の厚み
は、５＾〜１００＾であり、特に１ｏＸ〜４０人の間で
あってもよい。
に使用される、同じ超高真空ＭＢＥ又はＣＶＤ装置を用
いてエピタキシャル層１４の清浄な表面上に堆積される
。そしてＳｉ層１６は、低速度２例えば約０．１人／
ｓ ｅ ｃでエピタキシャル層１４上に堆積される。Ｓ
ｉ層１６の厚みは、いくつかの制約によって決定される
。最小の厚みは、ＧａＡｓ表面を覆い、吐つピンニング
させないために必要とされるＳｉの最小限の量によって
決定される。更に、その厚みは、後のＳｉＯ２の堆積が
ＧａＡｓに浸透して酸化させるのを防ぐのに十分なもの
でなければならない。Ｓｉ層の最大の厚みは、Ｓｉ内に
おいて電気的伝導現象が十分に行なわれることのないよ
うな厚みでなければならない。ＧａＡｓの移送特性はＳ
ｌよシも優れているので、ＧａＡｓ層内のチャネルにキ
ャリヤを閉じ込めることが望ましい。Ｓ１層１６の厚み
は、５＾〜１００＾であり、特に１ｏＸ〜４０人の間で
あってもよい。
上述の堆積条件下では、Ｓｉの吸着原子は、著しい量が
基板に混入することなく、エピタキシャル層を十分な時
間をかけて形成する。Ｓｉ層の成長中に観察される反射
電子回折パターンは、基板のＣ（２Ｘ８ ）成長層が約
５人のＳｉが堆積した後に取シ除かれ、そして、Ｓｉ層
が単結晶であることを示す。数１０＾の範囲の層の厚さ
で、Ｓｉ層も返品である。すなわち、Ｓｉ層は、基板と
同じ格子定数を持つように変質させられる。また、Ｓｉ
によるＧａＡｓ表面の非ピン止め効果の原因は完全には
解明されていない。平滑に成長されたＧａＡｓ表面は、
Ｓ ｉ ／ＧａＡｓの密着性をコントロールし、欠陥密
度の低い急峻なペテロ界面を形成する上できわめて重要
である。フェルミ準位のピンニングを通常もたらすＧａ
Ａｓのダングリングボンドは飽和され、それによって禁
止帯中から界面状態が取シ除かれている。
基板に混入することなく、エピタキシャル層を十分な時
間をかけて形成する。Ｓｉ層の成長中に観察される反射
電子回折パターンは、基板のＣ（２Ｘ８ ）成長層が約
５人のＳｉが堆積した後に取シ除かれ、そして、Ｓｉ層
が単結晶であることを示す。数１０＾の範囲の層の厚さ
で、Ｓｉ層も返品である。すなわち、Ｓｉ層は、基板と
同じ格子定数を持つように変質させられる。また、Ｓｉ
によるＧａＡｓ表面の非ピン止め効果の原因は完全には
解明されていない。平滑に成長されたＧａＡｓ表面は、
Ｓ ｉ ／ＧａＡｓの密着性をコントロールし、欠陥密
度の低い急峻なペテロ界面を形成する上できわめて重要
である。フェルミ準位のピンニングを通常もたらすＧａ
Ａｓのダングリングボンドは飽和され、それによって禁
止帯中から界面状態が取シ除かれている。
Ｓｉ層１６が堆積された後、構造体はＭＢＥ装置から取
り出され、ＳｉＯ２層１８の堆積を行うだめの他の装置
内に搬入される。この構造体の搬送中、構造体の表面は
大気にさらされる。Ｓｉ表面層は、大変薄く且つ安定し
た酸化物を形成すること及びＳｉ層と自然酸化物層は、
ＧａＡｓ表面上に保護層を形成することが期待されてい
る。ＳｉＯ２層１８は、好ましくは堆積中に低い基板温
度を利用して高品質の酸化物を形成するプラズマＣＶＤ
技術によシ堆積される。Ｓ ｉ Ｏ２層は、基板温度が
約６５０℃、堆積速度が約６０＾／ｍ ｉｎで３０人〜
５００Ａの厚みに堆積される。
り出され、ＳｉＯ２層１８の堆積を行うだめの他の装置
内に搬入される。この構造体の搬送中、構造体の表面は
大気にさらされる。Ｓｉ表面層は、大変薄く且つ安定し
た酸化物を形成すること及びＳｉ層と自然酸化物層は、
ＧａＡｓ表面上に保護層を形成することが期待されてい
る。ＳｉＯ２層１８は、好ましくは堆積中に低い基板温
度を利用して高品質の酸化物を形成するプラズマＣＶＤ
技術によシ堆積される。Ｓ ｉ Ｏ２層は、基板温度が
約６５０℃、堆積速度が約６０＾／ｍ ｉｎで３０人〜
５００Ａの厚みに堆積される。
プラズマＣＶＤによシ形成される酸化物の質は、基板表
面の粗さだけでなく、堆積前の基板表面上に存在する不
純物に影響を受けやすいということが知られている。こ
れら２つの要因は、ＵＨＶ条件下で成長され、１つ大変
平滑な表面を有するＭＢＥ層（Ｓｉ層１６）上に形成す
る場合には最小化される。上記プラズマＣＶＤ技術につ
いては、パティ（Ｂａｔｅｙ）その他による次の論文に
より詳細に開示されている。
面の粗さだけでなく、堆積前の基板表面上に存在する不
純物に影響を受けやすいということが知られている。こ
れら２つの要因は、ＵＨＶ条件下で成長され、１つ大変
平滑な表面を有するＭＢＥ層（Ｓｉ層１６）上に形成す
る場合には最小化される。上記プラズマＣＶＤ技術につ
いては、パティ（Ｂａｔｅｙ）その他による次の論文に
より詳細に開示されている。
（１）プラズマＣＶＤによる高品質二酸化シリコン（Ｓ
ｉ Ｏ２）の低温デポジションと題するパティ（Ｂａ
ｔｅｙ）その他によるＪ、 ｏｆ Ａｐｐｌ。
ｉ Ｏ２）の低温デポジションと題するパティ（Ｂａ
ｔｅｙ）その他によるＪ、 ｏｆ Ａｐｐｌ。
ｐｈｙｓ、 ６０巻９号、３１３６頁 １９８６年１１
月１日。
月１日。
（１１）低い基板温度でデボされた非常に薄いＳｉＯ２
膜の電気的特性と題するＩＥＥＥ Ｅｌｅｃ。
膜の電気的特性と題するＩＥＥＥ Ｅｌｅｃ。
Ｄｅｖ、 Ｌｅｔｔ、 ＥＤＬ−８巻、４号、１４８頁
、１９８７年４月。
、１９８７年４月。
他の実施例では、構造体のすべての層が真空状態を維持
したまま堆積させられる。この方法では、Ｓ ｉ ／
Ｇ ａ Ａ Ｂ構造体は、エピタキシャル層の堆積中に
存在する真空を破壊せずにＣＶＤチャンバーに搬送され
る。
したまま堆積させられる。この方法では、Ｓ ｉ ／
Ｇ ａ Ａ Ｂ構造体は、エピタキシャル層の堆積中に
存在する真空を破壊せずにＣＶＤチャンバーに搬送され
る。
５１０２絶縁層は、その後ＣＶＤプロセスによシ堆積さ
せられる。本実施例では、自然酸化物の形成が避けられ
る。そして、すべての層のデポジションは大気中に存在
する不純物にさらされることがないので大変清浄に行な
われる。ＳｉＯ２のデポジションにおいて、少なくとも
最初に、一定量の酸化物が単元素シリコン層に拡散する
。
せられる。本実施例では、自然酸化物の形成が避けられ
る。そして、すべての層のデポジションは大気中に存在
する不純物にさらされることがないので大変清浄に行な
われる。ＳｉＯ２のデポジションにおいて、少なくとも
最初に、一定量の酸化物が単元素シリコン層に拡散する
。
上述のように、シリコン層１６の膜厚は、ＳｉＯ２のデ
ポジションがエピタキシャルＧａＡａ層１４に浸透して
酸化させることのないように十分なものでなくてはなら
ない。特に、Ｓｉ層１６は、ＳｉＯ２層のデポジション
後、Ｓｉの薄膜層が最終的に残るように十分に厚くして
いる。しかしながら、Ｓｉ層１６の膜厚は、シリコン層
１６全体がＳｉＯ２のデポジションにより消耗されるよ
うに成長させることができる。したがって、本発明は、
ＧａＡｓエピタキシャル層１４上に形成されたＳｉＯ２
層１８を有する最終的な構造体を提供することができる
。
ポジションがエピタキシャルＧａＡａ層１４に浸透して
酸化させることのないように十分なものでなくてはなら
ない。特に、Ｓｉ層１６は、ＳｉＯ２層のデポジション
後、Ｓｉの薄膜層が最終的に残るように十分に厚くして
いる。しかしながら、Ｓｉ層１６の膜厚は、シリコン層
１６全体がＳｉＯ２のデポジションにより消耗されるよ
うに成長させることができる。したがって、本発明は、
ＧａＡｓエピタキシャル層１４上に形成されたＳｉＯ２
層１８を有する最終的な構造体を提供することができる
。
第２図に示すペテロ構造体１１は、かかる最終的な構造
体の一例である。従って、当該実施例では、Ｓｉ薄膜層
１６は、Ｓ ｉ Ｏ２絶縁層１８がＧａＡｓエピタキシ
ャル層１４に直接接触するように、シリコン層１６の十
分な消耗が行なわれている間、ＧａＡｓの酸化を抑える
。このとき各層は、１５分以上の時間、種々の不活性ガ
ス雰囲気中で４００℃〜７５０℃に加熱される。その後
、ゲート金属が従来からある技術でデポジションされる
。ソシて、ペテロ構造体１０．１１は、追加の加熱処理
を必要とする。
体の一例である。従って、当該実施例では、Ｓｉ薄膜層
１６は、Ｓ ｉ Ｏ２絶縁層１８がＧａＡｓエピタキシ
ャル層１４に直接接触するように、シリコン層１６の十
分な消耗が行なわれている間、ＧａＡｓの酸化を抑える
。このとき各層は、１５分以上の時間、種々の不活性ガ
ス雰囲気中で４００℃〜７５０℃に加熱される。その後
、ゲート金属が従来からある技術でデポジションされる
。ソシて、ペテロ構造体１０．１１は、追加の加熱処理
を必要とする。
加熱処理は、標準シリコンＭＯ８技術において行なわれ
るフォトリソグラフィ処理と非常に類似している。加熱
処理は、界面状態密度を減少させるために必要である。
るフォトリソグラフィ処理と非常に類似している。加熱
処理は、界面状態密度を減少させるために必要である。
加熱処理されたＭＯＳキャパシタの電気特性は、第３図
及び第４図に示されている。
及び第４図に示されている。
第３図に示された容量対電圧（Ｃ：Ｖ）特性は、反転層
がＧａＡｓエピタキシャル層１４内に形成され、界面で
のフェルミ準位がバンドギャップ全体を通して移動させ
られるということをはっきりと示している。第３図のキ
ャパシタは、タングステン・シリサイドから成るゲート
金属で作られたものである。
がＧａＡｓエピタキシャル層１４内に形成され、界面で
のフェルミ準位がバンドギャップ全体を通して移動させ
られるということをはっきりと示している。第３図のキ
ャパシタは、タングステン・シリサイドから成るゲート
金属で作られたものである。
基板は、窒素のプレデポジション工程で４５０℃で３０
分間アニールされ、ＷＳｉが全面にデポジションされ、
エツチングがゲートを形成するために施される。そして
、フォーミングガス中で６０分間、４５０℃でポスト・
メタルアニールするとデバイスが完成した。
分間アニールされ、ＷＳｉが全面にデポジションされ、
エツチングがゲートを形成するために施される。そして
、フォーミングガス中で６０分間、４５０℃でポスト・
メタルアニールするとデバイスが完成した。
第３図に示す擬似Ｃ−Ｖ曲線ａは、０．ＩＶ／Ｓで掃引
され、高周波（ＩＭＨｚ）曲線すとＣは、矢印で示され
る方向に０．５Ｖ／Ｓで掃引された。
され、高周波（ＩＭＨｚ）曲線すとＣは、矢印で示され
る方向に０．５Ｖ／Ｓで掃引された。
第６図に示したゲートキャパシタンスは、酸化膜キャパ
シタンスＣｏｘに等しいＣｍａｘに統一される。この例
ではＣｏｘは４５９Ｆである。ヒステリシス特性、引き
伸ばされた曲線形状、そして高低画周波数を示すＣ−Ｖ
曲線間の大きなずれは、界面付近に遅い状態と速い状態
が両方存在していることを示すものである。
シタンスＣｏｘに等しいＣｍａｘに統一される。この例
ではＣｏｘは４５９Ｆである。ヒステリシス特性、引き
伸ばされた曲線形状、そして高低画周波数を示すＣ−Ｖ
曲線間の大きなずれは、界面付近に遅い状態と速い状態
が両方存在していることを示すものである。
第４図に示す電流対電圧特性は、ゲート金属（例えばＡ
４）から酸化膜への電荷注入作用を示し、そして非常に
高品質な酸化膜と非常に高品質な金属と酸化膜との界面
を表わしている。曲線ｄはゲートに印加される負のバイ
アスに関し、曲線ｅは正のバイアスに関する。
４）から酸化膜への電荷注入作用を示し、そして非常に
高品質な酸化膜と非常に高品質な金属と酸化膜との界面
を表わしている。曲線ｄはゲートに印加される負のバイ
アスに関し、曲線ｅは正のバイアスに関する。
本発明に従って製造されたＧａＡｓ ＭＯ８ＦＥＴ１
３は、第５図に概略的に示されている。また、第１図に
示されるように、層１２．１４．１６を作成した後、ゲ
ート２０とゲート絶縁領域が典型的なプロセス技術で形
成され、それにソース領域２２及びドレイン領域２４は
、例えば、イオン注入技術によって形成される。
３は、第５図に概略的に示されている。また、第１図に
示されるように、層１２．１４．１６を作成した後、ゲ
ート２０とゲート絶縁領域が典型的なプロセス技術で形
成され、それにソース領域２２及びドレイン領域２４は
、例えば、イオン注入技術によって形成される。
更に１ポルトづつｖＧを変化させたときのＩＤ対ｖＤｓ
のＧａＡｓ Ｍ ＯＳ Ｆ Ｅ Ｔ特性が第６図に示さ
れている。そして当該ＭＯ８ＦＥＴにはタングステン台
シリサイド・ゲートが設けられる。第６図に示された特
性は空乏モードで操作する３０ｍ５／ ｍ ｍの相互コ
ンダクタンス及び、８μｍの長さのゲートを有するデバ
イスに関するものである。
のＧａＡｓ Ｍ ＯＳ Ｆ Ｅ Ｔ特性が第６図に示さ
れている。そして当該ＭＯ８ＦＥＴにはタングステン台
シリサイド・ゲートが設けられる。第６図に示された特
性は空乏モードで操作する３０ｍ５／ ｍ ｍの相互コ
ンダクタンス及び、８μｍの長さのゲートを有するデバ
イスに関するものである。
相互コンダクタンスは、完全なピンチオフを持つデバイ
スにおいては６０ｍ５／ｍｍまで得られていた。
スにおいては６０ｍ５／ｍｍまで得られていた。
Ｆ１発明の効果
上述のように本発明によれば、優れた特性を有する化合
物半導体装置を提供できる。
物半導体装置を提供できる。
第１図は、本発明の実施例であるＧａＡｓ ＭＯ８構
造を示す概略横断面図、第２図は、本発明の他の実施例
であるＧａＡａ ＭＯ８構造を示す概略横断面図、第
３図及び第４図は、本発明に従って形成したＰ型ＭＯＳ
キャパシタの容量対電圧及び電流対電圧の各特性を示す
グラフ、第５図は、本発明の更に他の実施例であるＭＯ
ＳＦＥＴを示す概略横断面図、第６図は、本発明の第５
図の実施例であるＭＯＳＦＥＴのソースとドレインの特
性を示すグラフである。 １０．１１・・・・構造、１２−・・ＧａＡｓ基板、ｉ
６・・−−・Ｇａｆｉ、Ｓ ＭＯＳＦＥＴ、 １４−
ＧａＡｓエピタキシャル層、１６・・・・Ｓｉ層、１８
・・・・ＳｉＯ２層、２０・・・・金属ゲート、２２・
・・・ソース領域、２４・・・・ドレイン領域。 ＦＩＧ、１ 出願人インタージシタナル・ビジネス・マシ〒ンズ・コ
ーポレーウタン代理人 弁理士 山 本 仁
朗（外１名） イ６・・・・Ｓ；ノ１４ ＦＩＧ、２ ＦＩＧ。 ＦＩＧ。 へ゛イアス電圧（本″Ｉシト） ＦＩＧ。 ＦＩＧ。 ＶＤＳ （化）レト）
造を示す概略横断面図、第２図は、本発明の他の実施例
であるＧａＡａ ＭＯ８構造を示す概略横断面図、第
３図及び第４図は、本発明に従って形成したＰ型ＭＯＳ
キャパシタの容量対電圧及び電流対電圧の各特性を示す
グラフ、第５図は、本発明の更に他の実施例であるＭＯ
ＳＦＥＴを示す概略横断面図、第６図は、本発明の第５
図の実施例であるＭＯＳＦＥＴのソースとドレインの特
性を示すグラフである。 １０．１１・・・・構造、１２−・・ＧａＡｓ基板、ｉ
６・・−−・Ｇａｆｉ、Ｓ ＭＯＳＦＥＴ、 １４−
ＧａＡｓエピタキシャル層、１６・・・・Ｓｉ層、１８
・・・・ＳｉＯ２層、２０・・・・金属ゲート、２２・
・・・ソース領域、２４・・・・ドレイン領域。 ＦＩＧ、１ 出願人インタージシタナル・ビジネス・マシ〒ンズ・コ
ーポレーウタン代理人 弁理士 山 本 仁
朗（外１名） イ６・・・・Ｓ；ノ１４ ＦＩＧ、２ ＦＩＧ。 ＦＩＧ。 へ゛イアス電圧（本″Ｉシト） ＦＩＧ。 ＦＩＧ。 ＶＤＳ （化）レト）
Claims (6)
- （１）安定した成長層を持ち配向度合の高い平滑な表面
を有する化合物半導体層を形成する工程と、前記化合物
半導体層のピンニングを阻止し、前記表面上に次の工程
で形成される絶縁材料の浸透を防ぐために十分な厚みを
有するエピタキシャルかつ単結晶で連続的な単元素の半
導体材料層を形成する工程と、 前記単元素半導体材料層上に絶縁物層を形成する工程と
、 から成る低界面状態密度を有する化合物半導体装置の製
造方法。 - （２）安定した成長層を持つ配向度合の高い平滑な表面
を有するＧａＡｓ層をエピタキシャルに成長させる工程
と、 上記ＧａＡｓ表面上に、該表面のピンニングを阻止する
エピタキシャルかつ単結晶で連続的なＳｉ層をエピタキ
シャルに成長させる工程と、 上記Ｓｉ層上にＳｉＯ＿２層を堆積させる工程と、から
成る低界面状態密度を有する化合物半導体装置の製造方
法。 - （３）エピタキシャルに成長した化合物半導体層と、上
記化合物半導体層に直接に接触し且つ電気的低リークの
絶縁物層と、 から成る化合物半導体装置。 - （４）禁止帯幅全域を通じて移動される界面フェルミ準
位を許容する状態密度を有するエピタキシャルに成長さ
れた化合物半導体層と、 電界効果トランジスタのゲート絶縁体として動作するに
十分な厚みを有する、上記化合物半導体層上の電気的低
リークの絶縁物層と、 上記化合物半導体層と上記絶縁物層間に配置されたエピ
タキシャルかつ単結晶で連続的な単元素半導体層と、 から成る化合物半導体装置。 - （５）禁止帯幅全域を通じて移動される界面フェルミ準
位を許容する状態密度を有するエピタキシャルに成長し
たＧａＡｓ層と、 電解効果トランジスタのゲート絶縁体として動作するに
十分な厚みを有する、上記ＧａＡｓ層上の電気的低リー
クな絶縁物であるＳｉＯ＿２層と、上記ＧａＡｓ層と上
記ＳｉＯ＿２層間に配置され、該ＳｉＯ＿２層をＧａＡ
ｓ層からへだてるのに十分な厚みを有するエピタキシャ
ルかつ単結晶かつ連続的なＳｉ層と、 から成る化合物半導体装置。 - （６）禁止帯全域を通じて移動される界面フェルミ準位
を許容する状態密度を有するエピタキシャルに成長した
化合物半導体層と、 上記化合物半導体層上に配置されたエピタキシャルかつ
、単結晶かつ連続的な単元素半導体層と、上記単元素半
導体層上の電気的低リークの絶縁物から成るゲート絶縁
層と、 上記絶縁層の表面上に配置された導電性部材と、上記化
合物半導体内に形成され、上記ゲート絶縁層をはさんで
互いに反対側に一定間隔を置いて設けられたソース領域
及びドレイン領域と、から成る電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/207,700 US4987095A (en) | 1988-06-15 | 1988-06-15 | Method of making unpinned oxide-compound semiconductor structures |
| US207700 | 1988-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226073A true JPH0226073A (ja) | 1990-01-29 |
| JP2764049B2 JP2764049B2 (ja) | 1998-06-11 |
Family
ID=22771640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066433A Expired - Fee Related JP2764049B2 (ja) | 1988-06-15 | 1989-03-20 | 化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4987095A (ja) |
| EP (1) | EP0346569B1 (ja) |
| JP (1) | JP2764049B2 (ja) |
| CA (1) | CA1308818C (ja) |
| DE (1) | DE68926591T2 (ja) |
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| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
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-
1988
- 1988-06-15 US US07/207,700 patent/US4987095A/en not_active Expired - Lifetime
-
1989
- 1989-03-06 DE DE68926591T patent/DE68926591T2/de not_active Expired - Fee Related
- 1989-03-06 EP EP89103881A patent/EP0346569B1/en not_active Expired - Lifetime
- 1989-03-20 JP JP1066433A patent/JP2764049B2/ja not_active Expired - Fee Related
- 1989-04-20 CA CA000597294A patent/CA1308818C/en not_active Expired - Lifetime
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